KR960030236A - 비트 라인의 기생용량을 상쇄하기 위한 메모리 셀들을 갖는 반도체 장치 - Google Patents

비트 라인의 기생용량을 상쇄하기 위한 메모리 셀들을 갖는 반도체 장치 Download PDF

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Abstract

다이나믹 랜덤 억세스 메모리(DRAM)와 같은 반도체 메모리는 비트 라인들을 따라 있는 기생용량의 영향을 상쇄하기 위해 설계된 메모리 셀들을 가지고 있다. 한 실시예에서, 한무리의 메모리 셀들중 비트 저장 캐패시터들이 제2의 메모리 셀들 내에 있는 비트 저장 캐패시터들의 용량 값과 다르게 되어지도록 선택된 용량 값을 가지고 있다.
양호한 실시예에서, 주어진 비트 저장 캐패시터의 용량 값이 비트라인을 따라 측정된 것 처럼, 감지 증폭기에 있는 관련된 메모리 셀의 거리 함수로서 선택되어 진다. 발명의 실세응용으로부터 얻어질 수 있다. 실시예들은 본 발명의 원리와 종래의 기술에 익숙한 기술자들이 여러가지 실시예들에 있어서 그 발명을 사용할 수 있게하는 실질적인 응용을 설명하기 위해서 특별한 용도에 알맞게 된 여러가지 수정들과 함께 선택되어지고 서술되어졌다. 그리고, 본 발명의 범위는 여기에 첨부된 청구항과 그것과 동등한 것에 의해 정의되어지도록 만들어졌다.

Description

비트 라인의 기생용량을 상쇄하기 위한 메모리 셀들을 갖는 반도체 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 최초의 구현에 다른 반도체 메모리를 도시한 개략도, 제2(A)도는 제1도의 반도체 메모리 내에서 사용되는 메모리 셀들의 구조를 도시한 도면, 제2(B)도 및 제2(C)도는 제2(A)도에 있는 구조의 단면도.

Claims (7)

  1. 반도체 장치에 있어서, 제1과 제2비트 라인들과, 상기 제1과 제2비트 라인들 사이에서 연결된 스위치 회로와, 상기 제1비트 라인에 연결된 제1메모리 셀과, 상기 제2비트 라인에 연결된 제2메모리 셀과, 상기 스위치 회로를 제어하는 제어회로를 포함하며, 상기 스위치 회로를 제어하는데 있어서, 상기 스위치 회로를 상기 제1메모리 셀이 억세스 되었을 때, 상기 스위치 회로는 상기 제1비트라인과 상기 제2비트라인을 분리시키기 위해 상기 제어회로에 의해 비 전도성이 되고, 상기 제2메모리 셀이 억세스 되었을 때, 상기 제2비트 라인을 상기 제1비트 라인에 연결시키기 위해 상기 제어 회로에 의해 전도성이 되도록 하고 있으며, 상기 제1메모리 셀을 억세스하는 제1억세스 시간이 상기 제2메모리 셀을 억세스하고 제2억세스 시간과 같은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1과 제2의 억세스 시간들은 상기 제1과 제2메모리 셀로부터 데이타를 판독하는 시간을 의미하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1메모리 셀은 제1트랜지스터와 제1캐패시터로 구성되어 있으며, 상기 제2메모리 셀은 제2트랜지스터와 제2캐패시터로 구성되는 것을 특징으로 하는 반도체 장치.
  4. 반도체 장치에 있어서, 제1과 제2비트 라인들과, 상기 제1과 제2비트 라인들 사이에서 연결된 스위치 회로와,상기 제1비트 라인과 상기 스위치 및 상기 제1비트 라인을 통해 상기 제2비트 라인에 연결된 감지 증폭기와,제1용량을 가진 제1캐패시터를 포함하고 있으며, 상기 제1비트 라인에 연결된 제1메모리 셀과 제2용량을 가진 제2캐패시터를 포함하고 있으며, 상기 제2비트 라인에 연결된 제2메모리 셀과, 상기 스위치 회로를 제어하는 제어회로로 구성되어 있으며, 상기 제어 회로에 있어서는, 상기 제1메모리 셀이 억세스 되었을 때, 상기 스위치 회로는 상기 제1비트 라인과 제2비트 라인을 분리시키기 위해 상기 제어 회로에 의해 비전도성이 되고, 상기 제2메모리 셀이 억세스 되었을 때, 상기 스위치 회로는 상기 제2비트 라인을 상기 제1비트 라인에 연결하기 위해 상기 제어회로에 의해 전도성이 되도록 하고 있으며, 상기 제1용량은 상기 제2용량보다 더 작은 것을특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제1용량과 상기 제2용량의 비율은 상기 제1비트 라인이 제1기생용량과 상기 제1비트 라인과 상기 제2비트 라인의 제2기생용량의 비율로가 같은 것을 특징으로 하는 반도체 장치.
  6. 반도체 장치에 있어서, 한 비트 라인과, 상기 비트 라인에 연결된 제1메모리 셀과, 상기 비트 라인에 연결된 제2메모리 셀을 포함하며, 상기 제1메모리 셀은 데이타 저장을 위해 제1캐패시터를 갖고 있으며, 상기 제1캐패시터는 제1용량을 갖으며, 상기 제2메모리 셀은, 데이타 저장을 위해 제2캐패시터를 갖고 있으며, 상기 제2캐패시터는 제2용량을 갖으며, 상기 제1용량은 상기 제2용량과는 다른 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 제1메모리 셀을 억세스하는 시간이 제2메모리 셀을 억세스하는 시간과 같은 것을 특징으로 하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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