KR940018974A - 반도체기억장치(semiconductor memory device) - Google Patents

반도체기억장치(semiconductor memory device) Download PDF

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Abstract

반도체기억장치와 그것을 사용한 정보처리시스템에 관한 것으로써, 간단한 구성이고, 또 즉시에 DRAM모드에서 FRAM모드로의 전환을 실현한 새로운 반도체기억장치로 사용하기 편리하게 하기 위해, 워드선에 게이트가 접속된 어드레스 선택용의 스위치소자에 대해서 강유전체 캐패시터와 강유전체 캐패시터 또는 유전체 캐패시터의 한쪽의 전극을 공통으로 접속하고, 다른쪽의 전극에 각각 제1과 제2의 플레이트전압 공급선에 접속시키고, 상기 제1의 플레이트전압 공급선에 한쪽의 전압에 대응한 제1의 전압을 공급하고, 제2의 플레이트 전압 공급선에 다른 쪽의 전압에 대응한 제2의 전압을 공급하는 제1의 동작모드와 제1의 플레이트전압 공급선에 제2의 전압을 공급하고, 제2의 플레이트 전압 공급선에 제1의 전압을 공급하는 제2의 동작모드를 마련한다.
이러한 것에 의해, 제1의 동작모드에서는 DRAM모드로써의 동작을 실행하는 것에 대해서 제2의 동작모드의 실시에 의해 각 메모리셀에 있어서 기억정보에 따른 분극의 반전이 실행되므로 FRAM으로써의 라이트가 동시에 실행된다.

Description

반도체기억장치(SEMICONDUCTOR MEMORY DEVICE)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 관한 메모리셀의 1실시예를 도시한 회로도, 제2도A 및 제2도B는 상기 메모리셀을 다이나믹형 메모리셀로써 사용하는 동작모드시의 강유전체막의 분극 Qc와 전압V의 관계를 도시한 히스테리시스특성도, 제3도는 본 발명에 관한 메모리셀의 1실시예를 도시한 소자구조 단면도, 제4도는 본 발명에 관한 메모리셀의 다른 1실시예를 도시한 소자구조단면도, 제5도는 본 발명에 관한 메모리셀의 또 다른 1실시예를 도시한 소자구조단면도, 제6도는 1개의 강유전체 캐패시터를 사용한 경우의 메모리셀의 회로도, 제7도는 제6도의 메모리셀에 하이레벨이 기억된 상태에서 불휘발화시키는 경우의 동작의 1예를 설명하기 위한 파형도, 제8도A 및 제8도B는 제7도에 대응한 강유전체막의 히스테리시스특성상에서의 분극의 동작도, 제9도는 제6도의 메모리셀에 로우레벨이 기억된 상태에서 불휘발화시키는 경우의 동작의 1예를 설명하기 위한 파형도, 제10도A 및 제10도B는 제9도에 대응한 강유전체막의 히스테리시스특성상에서의 분극의 동작도.

Claims (10)

  1. 워드선에 게이트가 접속된 어드레스선택용의 스위치소자, 데이타선에 상기 스위치소자를 거쳐서 한쪽의 전극이 접속되고, 다른쪽의 전극이 제1의 플레이트전압 공급선에 접속된 강유전체 캐패시터, 상기 강유전체 캐패시터와 한쪽의 전극이 공통접속되고, 다른 쪽의 전극이 제2의 플레이트전압 공급선에 접속된 캐패시터를 포함하며, 상기 제1의 플레이트전압 공급선에 한쪽의 전압에 대응한 제1의 전압을 공급하고, 제2의 플레이트전압 공급선에 다른쪽의 전압에 대응한 제2의 전압을 공급하는 제1의 동작모드 및 상기 제1의 플레이트전압 공급선에 상기 제2의 전압을 공급하고, 제2의 플레이트전압 공급선에 상기 제1의 전압을 공급하는 제2의 동작모드를 구비한 반도체기억방치.
  2. 제1항에 있어서, 상기 제1의 전압은 회로의 접지전위이고, 제2의 전압은 전원전압인 반도체기억장치.
  3. 제2항에 있어서, 상기 제1의 동작모드는 통상의 메모리 액세스 상태일 때이고, 제2의 동작모드는 전원차단전에 실행되는 반도체기억장치.
  4. 제1항에 있어서, 상기 제2의 플레이트전압 공급선에 접속된 캐패시터는 강유전체 캐패시터인 반도체기억장치.
  5. 제1항에 있어서, 상기 캐패시터는 다이나믹형 메모리셀에 사용되는 유전체 캐패시터이고, 강유전체 캐패시터는 그 위에 적층구조로 형성되는 반도체 기억장치.
  6. 제1항에 있어서, 상기 강유전체 캐패시터 및 캐패시터는 적층구조로 된 핀 구조로 형성되는 반도체기억장치.
  7. 제1항에 있어서, 상기 강유전체 캐패시터 및 캐패시터는 그 한쪽이 핀구조로 형성되고, 다른쪽이 트렌치구조로 형성되는 반도체기억장치.
  8. 반도체기억장치 및 전원전압모니터회로를 포함하며, 상기 반도체기억장치는 워드선에 게이트가 접속된 어드레스선택용의 스위치소자, 데이타선에 상기 스위치소자를 거쳐서 한쪽의 전극이 접속되고, 다른쪽의 전극에 제1의 플레이트전압 공급선에 접속된 강유전체 캐패시터, 상기 강유전체 개패시터와 한쪽의 전극이 공통접속되고, 다른쪽의 전극에 제2의 플레이트전압 공급선에 접속된 캐패시터를 구비하고, 상기 제1의 플레이트전압 공급선에 전원전압에 대응한 제1의 전압을 공급하고, 제2의 플레이트 전압 공급선에 회로의 접지전위에 대응한 제2의 전압을 공급하는 제1의 동작모드와 상기 제1의 플레이트전압 공급선에 상기 제2의 전압을 공급하고, 제2의 플레이트전압 공급선에 상기 제1의 전압을 공급하는 제2의 동작모드를 구비하고, 상기 전원전압 모니터회로는 상기 반도체기억장치에 대한 전원전압의 차단을 검출해서 상기 반도체기억장치에 대해서 제2의 동작모드를 실시하는 정보처리시스템.
  9. 제8항에 있어서, 상기 전원전압모니터회로는 상기 전원전압의 차단을 검출해서 상기 반도체장치에 대해서 예비전원전압을 공급하는 정보처리시스템.
  10. 제9항에 있어서, 싱기 반도체기억장치는 카드형상으로 구성되는 정보처리시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940000903A 1993-01-25 1994-01-19 반도체 기억장치 KR100306110B1 (ko)

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