KR920022296A - 다이내믹형 메모리 셀 및 다이내믹형 메모리 - Google Patents

다이내믹형 메모리 셀 및 다이내믹형 메모리 Download PDF

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아오이 죠이치
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Abstract

내용 없음.

Description

다이내믹형 메모리 셀 및 다이내믹형 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 DRAM 셀의 제1실시예를 나타내는 등가회로도,
제2도는 제1도의 DRAM 셀의 리프레시 동작을 나타내는 타이밍 파형도.

Claims (12)

  1. 독출/기록노드(BL)에 드레인·소스단자의 일단측이 접속되고, 전송 게이트 제어선(WL)에 게이트가 접속된 전하 전송용의 제1 MOS 트랜지스터(Q1)와, 이 제1 MOS 트랜지스터의 타단측의 제1 기억노드에 게이트가 접속되고, 게이트 용량이 정보 기억용 커패시터가 되어 일단측이 제1제어단자(CP1)에 접속된 제2MOS 트랜지스터(Q2, Q2′)와, 일단측이 제2제어단자(CP2)에 접속되고, 타단측이 상기 제1기억노드에 접속된 리프레시 전류 공급용의 제3 MOS 트랜지스터(Q3, Q3′)와, 이 제3 MOS 트랜지스터의 게이트와 상기 제2 MOS 트랜지스터의 타단측의 제2 기억노드와의 사이에 접속된 저항소자(Rb, Rb′) 또는 스위치 소자(SW)를 구비하는 것을 특징으로 하는 다이내믹형 메모리 셀.
  2. 제1항에 있어서, 상기 제2 MOS 트랜지스터 및 제3 MOS 트랜지스터가 박막 트랜지스터(Q2′, Q3′)에 의하여 형성되는 것을 특징으로 하는 다이내믹형 메모리 셀.
  3. 제2항에 있어서, 상기 제2 트랜지스터 및 제3 트랜지스터는 적층되어 형성되는 것을 특징으로 하는 다이내믹형 메모리 셀.
  4. 제3항에 있어서, 상기 제1 MOS 트랜지스터의 타단측의 전하 축적 노드에 전도하도록 도전막(47)이 형성되고, 이 도전막위에 적층되어 형성된 박막(49)의 일부에 상기 제2 트랜지스터의 활성영역이 형성되며, 상기 도전막의 일부에 상기 제2 트랜지스터의 게이트 영역이 형성되고, 상기 제2 트랜지스터 및 제3 트랜지스터는 상기 제1트랜지스터의 영역상에 적층되어 형성되는 것을 특징으로 하는 다이내믹형 메모리 셀.
  5. 제2항 내지 제4항중 어느 한 항에 있어서, 제2 MOS 트랜지스터의 활성 영역용의 박막의 일부에 상기 저항소자가 형성되어 있는 것을 특징으로 하는 다이내믹형 메모리 셀.
  6. 독축/기록 노드(BL1,BL2)에 드레인 소오스 단자의 일단측이 접속되고, 전송 게이트 제어선(WL1,WL2)에 게이트가 접속된 전하 전송용의 제1 MOS 트랜지스터와, 이 제1 MOS 트랜지스터의 타단측의 제1 기억노드에 게이트가 접속되고 게이트 용량이 정보기억용 커패시터가 되고 일단측이 제1제어단자(CP1)에 접속된 제2 MOS 트랜지스터(Q2, Q2′)와, 일단측이 제2 제어단자(CP2)에 접속되고 타단측이 상기 제1 기억노드에 접속된 리프레시 전류 공급용의 제3 MOS트랜지스터(Q3, Q3′)와, 이 제3 MOS 트랜지스터의 게이트와 상기 제2 MOS 트랜지스터의 타단측의 제2 기억노드와의 사이에 접속된 저항 소자(Rb, Rb′) 또는 스위치소자(SW)를 구비하는 다이내믹형 메모리셀(10)이 행렬상으로 배열되어서 형성된 메모리셀 어레이와, 이 메모리셀 어레이의 모든 메모리 셀 또는 메모리 셀 어레이를 복수로 구분한 블록내의 메모리 셀의 각각의 제1 제어단자에 공통적으로 접속된 제1제어 신호 공급선(61) 및 각각의 제2제어단자에 공통적으로 접속된 제2제어신호 공급선(62)을 구비하는 것을 특징으로 하는 다이내믹형 메모리.
  7. 제6항에 있어서, 상기 제1제어신호 공급선 및 제2제어신호 공급선에 각각 제어신호를 인가하는 제어신호 인가수단(63)을 구비하는 것을 특징으로 하는 다이내믹형 메모리.
  8. 제7항에 있어서, 상기 제어신호 인가수단은 상기 메모리 셀 어레이와 동일칩상에 설치된 제어신호 발생회로인 것을 특징으로 하는 다이내믹형 메모리.
  9. 제7항에 있어서, 상기 제어신호 인가수단은 칩 외부에서 상기 제어신호를 인가하기 위한 단자를 포함하는 것을 특징으로 하는 다이내믹형 메모리.
  10. 제8항에 있어서, 상기 제어신호 발생회로는 상기 다이내믹형 메모리 셀의 리프레시에 있어서 상기 제2 제어신호 공급선의 전위 및 제1제어신호 공급선의 전위 및 제2 제어신호 공급선의 전위를 차례로 하강시키기 위한 제어신호를 공급하는 것을 특징으로 하는 다이내믹형 메모리.
  11. 제10항에 있어서, 상기 제어신호 발생회로는 상기 제어신호를 기준전위와 전원전위보다 높은 소정전위 와의 사이에서 펄스 상태로 변화시키는 것을 특징으로 하는 다이내믹형 메모리.
  12. 제7항 내지 제11항중 어느 한 항에 있어서, 상기 제어신호 인가수단은 상기 다이내믹형 메모리셀의 독출/기록에 있어서, 상기 제1 제어신호를 공급선의 전위 및 제2 제어 신호 공급선의 전위를 각각 기준전위에 설정하는 것을 특징으로 하는 다이내믹형 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920008112A 1991-05-17 1992-05-14 다이내믹형 메모리 셀 및 다이내믹형 메모리 KR950014250B1 (ko)

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JP3113521A JP2509764B2 (ja) 1991-05-17 1991-05-17 ダイナミック型メモリセルおよびダイナミック型メモリ

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