KR900015164A - Nand메모리셀구조를 갖춘 eeprom - Google Patents

Nand메모리셀구조를 갖춘 eeprom Download PDF

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도모하루 다나카
후지오 마스오카
시게요시 와타나베
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Abstract

내용 없음.

Description

NAND메모리셀구조를 갖춘 EEPROM
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 따른 EEPROM의 회로구성중 주요부분을 나타낸 도면.

Claims (20)

  1. 반도체기판(10,102)과 상기 반도체기판상에 형성된 병렬비트선(BL)상기 기판상에 설치되며 교차점을 형성하도록 상기 비트선을 가로질러 형성되는 병렬워드선(WL) 드레인층(38)가 캐리어저장층(18) 및 상기 워드선에 접속되는 제어게이트(22)를 각각 구비하고서 미리 선택된 수효의 메모리 셀트랜지스터의 직렬회로로 이루어진 NAND셀블록(B)을 구성하도록 상기 교차점에 설치되는 메모리셀(M) 선택된 메모리셀트랜지스터의 드레인층으로 부터 캐리어저장층으로 터널링효과에 의해 전하 캐리어가 이동하는 방식으로 어떤NAND셀블록(B11)의 선택된 메모리셀트랜지스터(M14)에 데이터를 기록하기 위해, 선택된 특정 전압을 상기 비트선 및 워드선에 공급하도록 비트선 및 워드선에 접속되는 전압제어수단(48,50,51,52,100,Qmod)을 구비하여 구성되고, 그중 상기 전압제어수단은 선택된 트랜지스터(M14)와 어떤 NAND셀블록(B11)에 인접해서 위치하는 NAND셀블록(B21)에 포함되며 상기 트랜지스터(M14)에 이웃하는 메모리셀트랜지스터(M24)간에 형성되는 기생트랜지스터(Qp)에 백 바이어스 조건을 제공함으로써, 상기 기생트랜지스터(Qp)에 흐르려고 하는 누설전류를 감소시키도록 된 것을 특징으로 하는 불휘발성 반도체장치.
  2. 제1항에 있어서, 상기 전압제어수단(48,50,51,52)은 “H”레벨의 전압보다는 낮고 “L”레벨의 전압보다는 높은 제1중간전압(Vm1)과 이 제1중간전압(Vm1)보다는 높으며 상기 “H”레벨의 전압보다는 낮은 제2, 제3중간전압(Vm2,Vm3)을 발생시키도록 된 것을 특징으로 하는 불휘발성 반도체장치.
  3. 제2항에 있어서, 상기 전압제어수단은, 선택된 트랜지스터(ML4)에 접속된 워드선(WL4)에 “H”레벨의 전압을 인가하고, 선택되지 않은 나머지의 워드선에 제2중간전압(Vm2)을 인가하며, 선택된 메모리셀트랜지스터에 기록될 데이터의 논리레벨에 따라 선택되는 제1,제3중간전압(Vm1,Vm3)중 한 전압을 선택된 트랜지스터에 대응되는 비트선에 인가하고, 선택되지 않은 비트선에 제3중간전압(Vm3)을 인가함으로써, 선택된 메모리셀트랜지스터(M14)에 데이터를 기록하는 것을 특징으로 하는 불휘발성 반도체장치.
  4. 제1항에 있어서, 상기 기판내에 형성되며 그 기판과는 반대 도전형으로 되어 있는 반도체 웰영역(104)을 구비하여 구성되고, NAND셀블록(B)은 상기 반도체 웰영역(104)내에 형성되는 메모리 셀트랜지스터(M)를 갖춘 어떤 NAND셀블록(B11)을 포함하는 것을 특징으로 하는 불휘발성 반도체장치.
  5. 제4항에 있어서, 상기 전압제어수단(48,50,52,100Qmod)은 “H”레벨의 전압보다는 낮고 “L”레벨의 전압보다는 높은 제1,제2전압(Vm2, Vm3)과 이 제1,제2전압과 반대인 특성 극성의 제3전압을 발생시키는 것을 특징으로 하는 불휘발성 반도체장치.
  6. 제5항에 있어서, 상기 전압제어수단은, 선택된 메모리셀트랜지스터(M14)에 접속된 워드선(ML4)에 “H”레벨의 전압을 인가하고, 선택되지 않은 나머지의 워드선에 제1전압(Vm2)을 인가하며, 선택된 메모리셀트랜지스터에 기록될 데이터의 논리레벨에 따라 선택되는 제2전압(Vm3)이나 “L”레벨의 전압중 한 전압을 선택된 메모리셀트랜지스터에 관련된 특정 비트선에 인가하고, 선택되지 않은 비트선에 제2전압(Vm3)을 인가하며, 어떤 NAND셀블록(B11)의 웰영역(104)에 제3전압(Vn)을 인가함으로써, 선택된 메모리셀트랜지스터(M14)에 데이터를 기록하는 것을 특징으로 하는 불휘발성 반도체장치.
  7. 반도체기판과, 상기 반도체기판상에 형성된 병렬비트선 상기 기판상에 설치되며 교차점을 형성하도록 상기 비트선을 가로질러 형성되는 병렬워드선, 캐리어저장층과 제어게이트를 구비한 메모리셀트랜지스터의 직렬어레이로 이루어진 NAND셀블록을 구성하도록 상기 비트선에 접속되는 메모리셀; “H”레벨의 전압보다는 낮고 “L”레벨의 전압보다는 높은 제1중간 전압(Vm1)과 이 제1중간전압(Vm1)보다는 높은 제2, 제3중간전압(Vm2,Vm3)을 발생시키도록 되어 있으면서, 선택된 메모리셀트랜지스터(M14)에 접속된 워드선(WL4)에 “H”레벨의 전압을 인가하고, 선택되지 않은 나머지의 워드선에 제2중간전압(Vm2)을 인가하며, 선택된 메모리셀트랜지스터(M14)에 기록될 데이터의 논리레벨에 따라 선택되는 제1,제3중간전압(Vm1,Vm3)프중 한 전압을 선택된 메모리셀트랜지스터(M14)에 대응되는 비트선에 인가하고, 선택되지 않은 비트선에 제3중간전압(Vm3)을 인가함으로써, 선택된 메모리셀트랜지스터(M14)의 캐리어저장층으로 부터 또는 캐리어저장층으로 터널링효과에 의해 캐리어를 이동시켜서 데이터를 기록하도록 되어 있는 제어수단을 구비하여 구성된 프로그래머블 반도체메모리장치.
  8. 제7항에 있어서, 상기 제어수단은 “H”레벨의 전압과 제2중간전압(Vm2)을 발생시키기 위해 워드선(WL)에 접속되는 디코더수단(48)과, 선택된 메모리셀트랜지스터에 기록될 데이터의 논리레벨을 검출하기 위해 비트선(BL)에 접속되어 제1,제3전압(Vm1,Vm3)을 선택적으로 발생시켜서 그중 한 전압을 선택된 비트선에 공급하고 다른 전압을 나머지의 비트선에 공급하는 전압제어회로수단(51,52)을 구비하여 구성된 것을 특징으로 하는 반도체메모리장치.
  9. 제8항에 있어서, 제2중간전압(Vm2)이 실질적으로 제3중간전압(Vm3)과 동일한 것을 특징으로 하는 반도체메모리장치.
  10. 제9항에 있어서, 제2, 제3중간전압(Vm2,Vm3)이 실질적으로 “H”레벨전압의 절반과 동일한 것을 특징으로 하는 반도체메모리장치.
  11. 제10항에 있어서, 제1중간전압(Vm1)이 외부에서 공급되는 전원전압(Vcc)과 실질적으로 동일한 것을 특징으로 하는 반도체메모리장치.
  12. 제10항에 있어서, 디코더수단(48)에 응답하여 선택된 NAND셀블록의 메모리셀트랜지스터의 직렬어레이를 대응되는 비트선에 접속시켜주기 위해 각 NAND셀블록에 설치되는 스위칭 트랜지스터수단(Qs)을 구비하여 구성된 것을 특징으로 하는 반도체메모리장치.
  13. 제12항에 있어서, 디코더수단(48)이 스위칭 트랜지스터(Qs)를 도통상태로 만드는 제2중간전압(Vm2)을 발생시키는 것을 특징으로 하는 반도체메모리장치.
  14. 제1도전형의 반도체기판과, 상기 반도체기판내에 형성되는 제2도전형의 반도체 웰영역; 상기 반도체기판상에 형성된 병렬비트선, 캐리어저장층과 제어게이트를 구비하고 상기 웰영역내에 형성되는 메모리셀트랜지스터의 직렬어레이로 이루어진 NAND셀블록을 구성하도록 상기 비트선에 접속되는 메모리셀 상기 기판상에 형성되어 상기 메모리셀트랜지스터의 제어게이트에 접속되는 병렬워드선, “H”레벨의 전압보다는 낮고 “L”레벨의 전압보다는 높은 제1, 제2중간전압(Vm2,Vm3)과 이 제1, 제2중간전압(Vm2,Vm3)과 반대인 특정극성의 제3전압(Vn)을 발생시키도록 되어 있으면서 선택된 메모리셀트랜지스터(M14)에 접속된 워드선(WL4)에 “H”레벨의 전압을 인가하고, 선택되지 않은 나머지의 워드선에 제1중간전압(Vm2)을 인가하며, 선택된 메모리셀트랜지스터(M14)에 기록될 데이터의 논리레벨에 따라 선택되는 제2중간전압(Vm3)과 “L”레벨의 전압중에서 한 전압을 선택된 메모리셀트랜지스터(M14)에 대응되는 특정 비트선에 인가하고, 선택되지 않은 비트선에 제2중간전압(Vm3)을 인가하며, 상기 웰영역에 제3전압(Vn)을 인가함으로써, 선택된 메모리셀트랜지스터(M14)의 캐리어 저장층으로 부터 또는 캐리어저장층으로 터널링효과에 의해 캐리어를 이동시켜서 데이터를 기록하도록 되어 있는 제어수단을 구비하여 구성된 프로그래머블 반도체메모리장치.
  15. 제14항에 있어서, 상기 제어수단은 “H”레벨의 전압과 제1중간전압(Vm2)을 발생시키기 위해 워드선(WL)에 접속되는 디코더수단(48)과, 선택된 메모리셀트랜지스터에 기록될 데이터의 논리레벨을 검출하기 위해 비트선(BL)에 접속되어 제2전압(Vm3)이나 “L”레벨의 전압을 선택적으로 발생시켜서 그중 제2전압(Vm3)을 선택된 비트선에 공급하고 “L”레벨의 전압을 나머지의 비트선에 공급하는 전압제어회로수단(52)을 구비하여 구성된 것을 특징으로 하는 반도체메모리장치.
  16. 제15항에 있어서, 제1중간전압(Vm2)이 실질적으로 제2중간전압(Vm3)과 동일한 것을 특징으로 하는 반도체메모리장치.
  17. 제16항에 있어서, 제1, 제2중간전압(Vm2,Vm3)이 실질적으로 “H”레벨전압의 절반과 동일한 것을 특징으로 하는 반도체메모리장치.
  18. 제17항에 있어서, 제3전압(Vn)이 부근(-)극성인 것을 특징으로 하는 반도체메모리장치.
  19. 제17항에 있어서, 디코더수단(48)에 응답하여 선택된 NAND셀블록의 메모리셀트랜지스터의 직렬어레이를 대응되는 비트선에 접속시켜주기 위해 각 NAND셀블록에 설치되는 스위칭 트랜지스터수단(Qs)을 구비하여 구성된 것을 특징으로 하는 반도체메모리장치.
  20. 제19항에 있어서, 디코더수단(48)이 스위칭 트랜지스터(Qs)를 도통상태로 만드는 제1전압(Vm2)을 발생시키는 것을 특징으로 하는 반도체메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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