JP3448051B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP3448051B2 JP25171290A JP25171290A JP3448051B2 JP 3448051 B2 JP3448051 B2 JP 3448051B2 JP 25171290 A JP25171290 A JP 25171290A JP 25171290 A JP25171290 A JP 25171290A JP 3448051 B2 JP3448051 B2 JP 3448051B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、電気的書替え可能な不揮発性半導体記憶装
置（EEPROM）に係り、特にNANDセル構成のメモリセルア
レイを有するEEPROMに関する。
（従来の技術） EEPROMの一つとして、高集積化が可能なNANDセル型EE
PROMが知られている。これは、複数のメモリセルをそれ
らのソース，ドレインを隣接するもの同士で共用する形
で直列接続して一単位としてビット線に接続するもので
ある。メモリセルは通常電荷蓄積層と制御ゲートが積層
されたFETMOS構造を有する。メモリセルアレイは、ｐ型
基板またはｎ型基板に形成されたｐ型ウェル内に集積形
成される。NANDセルのドレイン側は選択ゲートを介して
ビット線に接続され、ソース側はやはり選択ゲートを介
してソース線（基準電位配線）に接続される。メモリセ
ルの制御ゲートは、行方向に連続的に配設されてワード
線となる。
このNANDセル型EEPROMの動作は次の通りである。デー
タ書込みの動作は、ビット線から最も離れた位置のメモ
リセルから順に行う。選択されたメモリセルの制御ゲー
トには高電圧Vpp（＝20V程度）を印加し、それよりビッ
ト線側にあるメモリセルの制御ゲートおよび選択ゲート
には中間電位VppM（＝10V程度）を印加し、ビット線に
はデータに応じて0Vまたは中間電位を与える。ビット線
に0Vが与えられた時、その電位は選択メモリセルのドレ
インまで伝達されて、ドレインから浮遊ゲートに電子注
入が生じる。これによりその選択されたメモリセルのし
きい値は正方向にシフトする。この状態をたとえば“1"
とする。ビット線に中間電位が与えられたときは電子注
入が起こらず、従ってしきい値は変化せず、負に止ま
る。この状態は“0"である。
データ消去は、NANDセル内のすべてのメモリセルに対
して同時に行われる。すなわち全ての制御ゲート，選択
ゲートを0Vとし、ビット線およびソース線を浮遊状態と
して、ｐ型ウェルおよびｎ型基板に高電圧20Vを印加す
る。これにより、全てのメモリセルで浮遊ゲートの電子
がｐ型ウェルに放出され、しきい値は負方向にシフトす
る。
データ読出し動作は、選択されたメモリセルの制御ゲ
ートを0Vとし、それ以外のメモリセルの制御ゲートおよ
び選択ゲートを電源電位Vcc（＝5V）として、選択メモ
リセルで電流が流れるか否かを検出することにより行わ
れる。
以上の動作説明から明らかなように、NANDセル型EEPR
OMでは、書込みおよび読出し動作時には非選択メモリセ
ルは転送ゲートとして作用する。この観点から、書込み
がなされたメモリセルのしきい値電圧には制限が加わ
る。たとえば、“1"書込みされたメモリセルのしきい値
の好ましい範囲は、0.5〜3.5V程度となる。データ書込
み後の経時変化，メモリセルの製造パラメータのばらつ
きや電源電位のばらつきを考慮すると、データ書込み後
のしきい値分布はこれより小さい範囲であることが要求
される。
しかしながら、従来のような、書込み電位および書込
み時間を固定して全メモリセルを同一条件でデータ書き
込みする方式では、“1"書込み後のしきい値範囲を許容
範囲に収めることが難しい。たとえばメモリセルは製造
プロセスのばらつきからその特性にもばらつきが生じ
る。従って書き込み特性を見ると、書込まれやすいメモ
リセルと書込まれにくいメモリセルがある。従来はこれ
に対して、書込まれにくいメモリセルに十分に書込まれ
るように、書込み時間に余裕を持たせて全メモリセルを
同一条件で書込むという事が一般に行われている。これ
では、書込まれ易いメモリセルには必要以上に書込ま
れ、しきい値電圧が許容範囲を越えて高くなってしま
う。
（発明が解決しようとする課題） 以上のように従来のNANDセル型EEPROMでは、データ書
込みの際、メモリセルが転送ゲートとして作用すること
から制限される許容しきい値範囲に収めることが難し
い、という問題があった。
本発明は、書込み状態のメモリセルのしきい値分布を
小さくする事を可能としたNANDセル型のEEPROMを提供す
ることを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明の不揮発性半導体記憶装置は、複数のビット線
と、前記ビット線と絶縁した状態で交差する複数のワー
ド線と、前記ビット線とワード線に接続され、各々が電
荷蓄積部を持ったトランジスタを有する多数のメモリセ
ルからなるメモリセルアレイと、前記メモリセルアレイ
に接続され、メモリセルの選択、選択されたメモリセル
への書込み電圧の印加、選択されたメモリセルの実際の
書込み状態の検知を制御するプログラミング回路と、前
記メモリセルアレイと前記プログラミング回路に接続さ
れ、（ｉ）前記プログラミング回路により選択されたメ
モリセルに書込み電圧を印加するか否かを示す第１、第
２所定論理レベルの書込みデータを格納し、（ii）選択
されたメモリセルに該格納されている前記書込みデータ
に応じて前記書込み電圧を選択的に印加し、（iii）デ
ータが十分書込まれたことが検知されたメモリセルに関
する前記書込みデータを前記第１所定論理レベルから第
２所定論理レベルに変更し、（iv）データが十分書込ま
れていないメモリセルに関する前記書込みデータを前記
第１所定論理レベルに維持し、（ｖ）前記第２所定論理
レベルの書込みデータを第２所定論理レベルに維持する
データ回路とを具備する。
（作用） 本発明においては、データ書き込みを行った後に、書
込みベリファイ制御回路によってメモリセルの制御ゲー
トに所定のベリファイ電位（たとえば電源電位と接地電
位の中間に設定される）を与えてメモリセルのしきい値
電圧を評価する。そして所望のしきい値に達していない
メモリセルがあれば、書込み動作を追加する。その後再
度しきい値の評価を行う。この操作を繰り返し行い、す
べてのメモリセルのしきい値が所望の許容範囲に収まっ
ていることを確認したら書込み動作を終了する。
この様にして本発明によれば、１回のデータ書込み時
間を短くして、データ書込みをその進行の程度をチェッ
クしながら小刻みに繰り返すことによって、最終的にデ
ータ書き込みが終了したメモリセルアレイのしきい値分
布を小さいものとすることができる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図は一実施例におけるNANDセル型EEPROMの構成を
示している。図では、番地選択を行うためのアドレスバ
ッファおよび行，列のアドレスデコーダ等は省略して、
書込みベリファイ動作に関係する部分の構成を示してい
る。メモリセルアレイ２に対して、データ書込みおよび
読出しを行うためにデータラッチ回路５およびセンスア
ンプ回路１が設けられている。これらセンスアンプ回路
1,データラッチ回路５はデータ入出力バッファ４につな
がる。制御ゲート制御回路６は、メモリセルアレイ２の
制御ゲート線にデータ書込み，消去，読出しおよびベリ
ファイの各動作に対応して所定の制御信号を出力するも
のである。データラッチ回路５とセンスアンプ回路２
は、書込みベリファイ動作時には、列アドレス発生回路
７から出力される列アドレスにしたがってセンス動作と
再書き込みすべきデータのラッチを行う。データ比較回
路３はやはりベリファイ動作時、データラッチ回路５に
ラッチされた書込みデータと、センスアンプ回路１によ
り読み出されたデータの一致を列アドレスごとに比較検
出し、その結果をラッチする機能を有する。この比較回
路３の出力は出力バッファ８を介してベリファイ終了検
知回路９に導かれる。データラッチ回路５にラッチされ
た書込むべきデータにしたがって書込み操作が行われた
後に、制御回路６による書込みベリファイ動作を行っ
て、書込みデータがすべて所望のしきい値分布内に入っ
ている場合にはこのベリファイ終了検知回路９により、
データ書込み終了の信号が得られる。データ書込み終了
信号が出ない場合には、再度データ書込み動作を行い、
ベリファイ動作を繰り返すことになる。
第２図（ａ）（ｂ）は、メモリセルアレイの一つのNA
NDセル部分の平面図と等価回路図であり、第３図（ａ）
（ｂ）はそれぞれ第２図（ａ）のＡ−Ａ′およびＢ−
Ｂ′断面図である。素子分離酸化膜12で囲まれたｐ型シ
リコン基板（またはｐ型ウェル）11に複数のNANDセルか
らなるメモリセルアレイが形成されている。一つのNAND
セルに着目して説明するとこの実施例では、８個のメモ
リセルM1〜M8が直列接続されて一つのNANDセルを構成し
ている。メモリセルはそれぞれ、基板11にゲート絶縁膜
13を介して浮遊ゲート14（141,142,…,148）が形成さ
れ、この上に層間絶縁膜15を介して制御ゲート16（161,
162,…,168）が形成されて、構成されている。これらの
メモリセルのソース，ドレインであるｎ型拡散層19は隣
接するもの同志共用する形で、メモリセルが直列接続さ
れている。NANDセルのドレイン側，ソース側には夫々、
メモリセルの浮遊ゲート，制御ゲートと同時に形成され
た選択ゲート149,169および1410,1610が設けられてい
る。素子形成された基板上はCVD酸化膜17により覆わ
れ、この上にビット線18が配設されているビット線18は
NANDセルの一端のドレイン側拡散層19にはコンタクトさ
せている。行方向に並ぶNANDセルの制御ゲート14は共通
に制御ゲート線CG1,CG2,…,CG8として配設されている。
これら制御ゲート線はワード線となる。選択ゲート149,
169および1410,1610もそれぞれ行方向に連続的に選択ゲ
ート線SG1,SG2として配設されている。
第４図は、この様なNANDセルがマトリクス配列された
メモリセルアレイの等価回路を示している。
第５図は、第１図の中のセンスアンプ回路1,データラ
ッチ回路5,データ比較回路3,出力バッファ８の部分の具
体的な構成を示している。データラッチ回路５は、ラッ
チ信号LATCHとアドレスaiの論理によって選ばれたアド
レスのデータがラッチ回路本体LAにラッチされる。セン
スアンプ回路１は、センス制御信号SENSEとアドレスai
の論理によって選ばれたアドレスのビット線データをセ
ンスして出力する。このセンスアンプ回路１の出力は、
データラッチ回路５の対応するデータと比較回路３によ
って比較され、その結果がラッチ信号LATCHV,▲
▼によってラッチされることになる。
第６図は、第１図における制御ゲート制御回路６の部
分の具体的構成を示している。この制御回路は、書込み
時に選択ゲートに高電位Vppを与える高電位供給回路2
1、同じく書込み時に非選択の制御ゲートに中間電位Vpp
Mを与える中間電位供給回路22、書込みベリファイ動作
時にベリファイ電位VVERを与えるベリファイ電位供給回
路23、および消去／読出し制御回路24により構成されて
いる。この様な回路が各制御ゲート線毎に設けられる。
高電位供給回路21は、書込み信号WRITEとアドレスaiの
論理をとるNANDゲートG1により制御されるＥタイプ,nチ
ャネルのスイッチングMOSトランジスタQE1とＥタイプ,p
チャネルのスイッチングMOSトランジスタQP1、および出
力バッファとなるＥタイプ,pチャネルMOSトランジスタQ
P2を主体として構成されている。MOSトランジスタQE1と
QP1の間、MOSトランジスタQP1と高電位Vpp端子の間に
は、それぞれスイッチングMOSトランジスタを高電位か
ら保護するためのｎチャネルMOSトランジスタQD1,QD2が
設けられている。これらのMOSトランジスタQD1,QD2はＤ
タイプ,nチャネルである。バッファ段MOSトランジスタQ
P1の上下にも同様に、Ｄタイプ,nチャネルMOSトランジ
スタQD3,QD4が設けられている。出力段にこの様にｐチ
ャネルMOSトランジスタとＤタイプ,nチャネルMOSトラン
ジスタを用いているのは、高電位Vppをしきい値降下な
く制御ゲート線に供給するためである。とくにMOSトラ
ンジスタQD4は、他の回路から制御ゲート線に正電位が
供給された時にｐチャネルMOSトランジスタQP2のドレイ
ン接合が順方向になるのを防止する働きをする。中間電
位供給回路22も、高電位供給回路21と同様に、NANDゲー
トG2、これにより制御されるＥタイプ,nチャネルのスイ
ッチングMOSトランジスタQE2とＥタイプ,pチャネルのス
イッチングMOSトランジスタQP3、出力バッファとなるＥ
タイプ,pチャネルMOSトランジスタQP4、およびＤタイ
プ,nチャネルMOSトランジスタQD5〜QD8により構成され
ている。
消去／読出し制御回路24は、読出し信号READとアドレ
スai,▲▼の論理を取るNANDゲートG3,G5、消去信号
ERASEを取り込むインバータゲートI2、このインバータ
ゲートI2とNANDゲートG5の和を取るNORゲートG6、これ
らNORゲートG6とNANDゲートG3によりそれぞれ制御され
るスイッチング用のＥタイプ,nチャネルMOSトランジス
タQE3とＥタイプ,pチャネルMOSトランジスタQP5、これ
らのスイッチング用MOSトランジスタと制御ゲート線の
間に設けられた保護用のＤタイプ,nチャネルMOSトラン
ジスタQD10,QD9により構成されている。
ベリファイ制御回路23は、ベリファイ信号VERIFYとア
ドレスaiの論理を取るNANDゲートG4とその出力を反転す
るインバータゲートI1、このインバータゲートI1により
制御されてベリファイ電位VVERを制御線に供給するため
のスイッチング用のＥタイプ,nチャネルMOSトランジス
タQE4、およびこのMOSトランジスタQE4と制御ゲート線
の間に設けられた保護用のＤタイプ,nチャネルMOSトラ
ンジスタQD11により構成されている。
第７図は、ベリファイ制御回路23に与えられるベリフ
ァイ電位VVERの発生回路の構成例である。ベリファイ電
位VVERは、ベリファイ信号VERIFYが入ったときに電源電
位Vccと接地電位の間に設定された中間電位を出力し
て、第６図のベリファイ電位供給回路23によって選択さ
れた制御ゲート線に供給されるもので、この実施例で
は、Vccと接地電位間に直列接続されたＥタイプ,nチャ
ネルのMOSトランジスタQE6とQE7を主体として構成され
ている。これらのMOSトランジスタのゲートに所定のバ
イアスを与えるために、抵抗R1〜R3の分圧回路が設けら
れている。原理的にはこれらの分圧回路の端子Ａに電源
電位Vccを与えればよいが、それでは貫通電流が流れる
ことになる。これを防止するためこの実施例では、Ｅタ
イプｎチャネルMOSトランジスタQE8,QE9と、Ｅタイプ,p
チャネルMOSトランジスタQP6,QP7、およびインバータI3
による切替え回路を設けている。すなちベリファイ信号
VERIFYが“H"レベルになると、MOSトランジスタQE8がオ
ン,QP7がオン、QE9がオフとなり、分圧回路の端子Ａに
は電源電位Vccが供給される。これにより、分圧回路の
分圧比で設定されるMOSトランジスタQE6,QE7の導通状態
に対応した中間電位のベリファイ電位VVERが得られる。
ベリファイ信号VERIFYが“L"レベルの時は、MOSトラン
ジスタQE9がオンとなり、分圧回路の端子Ａは接地電位
となり、ベリファイ電位VVERの端子はフローティングと
なる。この時、切替え回路では、MOSトランジスタQP7が
オフであるから、電流は流れない。
第８図はベリファイ終了検知回路の構成例であり、フ
リップフロップとNANDゲートおよびインバータにより構
成されている。
次にこのように構成されたEEPROMの動作を説明する。
まずデータ書き込みに先立って全てのメモリセルのデ
ータ消去を行う。データ消去時は全ての制御線（ワード
線）CGに0Vが与えられる。すなわち第６図に示す制御回
路において、消去／読出し制御回路24に消去信号ERASE
が入り、これによりMOSトランジスタQE3がオンになって
制御ゲート線CGiが0Vとされる。この時選択ゲート線S
G1,SG2も同様に0Vとされる。そしてビット線およびソー
ス線をフローティング状態として、メモリセルアレイが
形成されたｐ型基板（またはｐ型ウェルおよびｎ型基
板）に高電圧Vppが印加される。このバイアス状態を例
えば、10msecの間保つことにより、全てのメモリセルで
浮遊ゲートから電子が放出され、しきい値が負の“0"状
態になる。
データ書込みは、１ワード分のデータがデータラッチ
回路５にラッチされ、そのデータによってビット線電位
が制御されて“0"または“1"が書き込まれる。この時選
択された制御ゲート線に高電位Vpp、それよりビット線
側にある非選択制御ゲート線に中間電位VppMが印加され
る。第６図の制御回路では書込み信号WRITEが入力され
る。即ち書込み信号WRITEとアドレスai,▲▼の論理
によって、高電位供給回路21または中間電位供給回路22
がオンとなって選択された制御ゲート線にVpp、非選択
の制御ゲート線にVppMが印加される。ビット線BLには、
データ“1"書込みの時は0V、“0"書込みの時は中間電位
が与えられる。このデータ書込みのバイアス条件を保持
する時間は、従来の書込み法に比べて十分に短いもの、
例えば従来の1/100程度、具体的には10μsec程度とす
る。“1"が書かれたメモリセルではしきい値が正方向に
シフトし、“0"が書かれたメモリセルではしきい値は負
に止まる。
次に書込みベリファイ動作に入る。この実施例におい
ては、データ“1"が書かれたメモリセルのしきい値が所
望の値に達しているか否かがチェックされる。この所望
のしきい値はメモリセルのデータ保持特性を考慮して決
められるもので、例えば2.5V程度である。この様なベリ
ファイ動作が書込みが行われた１ワード線のメモリセル
について行われる。第９図はそのベリファイ動作のタイ
ミング図である。まずセンス信号SENSEが“H"レベルに
なり、センスアンプ回路２がイネーブルとなる。この時
列アドレス発生回路７により列アドレスaiが入力され、
データ出力線にデータが出力されて、データラッチ回路
５のデータがラッチ出力線に出力される。この書込みベ
リファイ動作のサイクルでは、第６図の制御回路にベリ
ファイ信号VERIFYと読出し信号READが同時に入る、これ
らとアドレスai,▲▼との論理によって、選択され
た制御ゲート線には、ベリファイ制御回路23によって、
Vccと接地電位の中間に設定されたベリファイ電位VVER
＝2.5Vが供給される。それ以外の制御ゲート線には、消
去／読出し制御回路24のNANDゲートG3の出力が“L"レベ
ルとなって制御ゲート線にVccが供給される。この時選
択ゲート線SG1,SG2は共にVcc、ビット線BLもVccとな
り、ソース線は0Vとされる。これにより、選択されたメ
モリセルが“1"書込みがなされたものであって、そのし
きい値が2.5Vを越えていれば、選択されたメモリセルは
非導通となり、データ“1"が読み出される。“1"書込み
がなされたがしきい値が2.5Vに達していない場合には、
選択されたメモリセルは導通するから、データ“0"とし
て読み出される。そして、書込みデータとベリファイ動
作により読み出されたデータとは、データ比較回路３に
よって比較されて、ラッチ信号LATCHVが“L"レベルが
“H"レベルになることにより、比較結果がラッチされ
る。すなわち読み出されたデータが“1"であれば、これ
は比較回路３内のインバータ31で反転してデータラッチ
回路４からの書込みデータ“1"とともにNANDゲート32に
入り、インバータ33によって書込みデータが“1"であれ
ば、“0"となってラッチ回路34にラッチされる。書込み
データが“1"であるが書込みが不十分で“0"と読み出さ
れた場合には、ラッチ回路34には“1"としてラッチされ
る。書込みデータが“0"の場合には、読み出されたデー
タの如何に拘らず、“0"として比較回路３内のラッチ回
路34にラッチされる。以上のデータ比較回路３でのラッ
チデータの様子を表−１にまとめて示す。
データ比較回路３の出力が一つでも“1"となる場合に
は、ベリファイ終了検知回路９がベリファイ終了信号を
出さない。すなわち第８図において、書込みベリファイ
信号Ｗ−VERIFYによりフリップフロップが初期化された
後、データ比較回路３の出力に“1"が現れると、フリッ
プフロップの出力は“0"にセットされる。データ比較が
終了するまではデータ比較信号が“0"、したがってベリ
ファイ終了信号は“0"出力であり、ベリファイが終了し
ていない事を示す。全ビット線のデータ比較が終了する
と、データ比較終了信号が“1"になるが、ベリファイが
終了しないと信号DOUTVが“H"レベルになる事によっ
て、データ比較回路３のデータが再度データバッファ８
を介し、データ入力線を介して新しいデータとしてデー
タラッチ回路５にラッチされる。上の表から明らかなよ
うに、書込みが不十分であったアドレスについてのみ
“1"データが再度ラッチされ、これよって再度“1"デー
タ書込み動作が繰り返される。そして再度ベリファイ動
作を行い、“1"書込み不十分のメモリセルがなくなる
と、データ比較回路３に１個も“1"が現れなくなり、フ
リップフロップは“0"にセットされたままになって、デ
ータ比較終了信号が“1"になったときに、ベリファイ終
了検知回路９が終了信号を出力して、データ書込み動作
終了となる。
以上の各動作モードでの各部の電位関係をまとめて、
表−２に示す。ここでは書込みおよび書込みベリファイ
時制御ゲート線CG2が選ばれた場合について示してい
る。
データ読出し動作は、従来と同様である。
以上のようにこの実施例によれば、データ書込み時、
１回の書込み時間を短くして書込みが不十分なメモリセ
ルに対しては再度書込みを行うという操作を繰り返す。
これによって、従来のように１回の書込み動作で確実に
“1"データを書き込む場合の製造プロセス等のばらつき
に起因する過剰な書込み、すなわち1"データのしきい値
が不必要に高くなることが防止され、“1"データが書き
込まれた全メモリセルのしきい値のばらつきを小さいも
のとすることができる。この結果、非選択のメモリセル
が転送ゲートとして働くNANDセル型のEEPROMの信頼性が
高くなる。
第10図は本発明の別の実施例のNANDセル型EEPROMの要
部構成である。メモリセルアレイ31は、第１図の実施例
のメモリセルアレイ１と同様の構成を有する。このメモ
リセルアレイ31に対して、従来と同様にアドレスバッフ
ァ32、ロウデコーダ33、カラムデコーダ34、データ入出
力バッファ35、基板電位制御回路36等が設けられてい
る。制御ゲート制御回路37は、制御ゲート線にデータ書
込み，消去およびベリファイの各動作に応じて所定の制
御信号を出力するもので、その構成は第１図の制御ゲー
ト制御回路６と同様である。
先の実施例と異なるのは、メモリセルアレイ31の上下
すなわちビット線方向の両端にそれぞれセンスアンプ兼
データラッチを含む第１のビット線制御回路38と第２の
ビット線制御回路39が設けられていることである。第１
のビット線制御回路38は、書込みベリファイ時には、列
アドレスに関係なく全てのビット線に対してセンス動作
と再書き込みすべきデータのラッチを行う。第２のビッ
ト線制御回路39も同様に、書込みベリファイ時には、列
アドレスに関係なく全てのビット線に対してセンス動作
と再書き込みすべきデータのラッチを行う。ベリファイ
動作時のこれら二つのビット線制御回路38,39の関係は
次の通りである。第１のビット線制御回路38がラッチし
ているデータによってメモリセルアレイ31に書込みが行
われた後、第２のビット線制御回路39がセンスアンプと
して動作してセンスしたデータをそのまま再書き込み用
データとしてラッチする。次に第２のビット線制御回路
39がラッチしているデータによってメモリセルアレイ31
に書込みが行われる。その後今度は第１のビット線制御
回路38がセンスアンプとして動作してセンスしたデータ
をそのまま再書き込み用データとしてラッチする。この
様なベリファイ書込み動作を繰り返し行う。
第1,第２のビット線制御回路38,39部分の具体的な構
成を第11図に示す。第１のビット線制御回路38は、セン
スアンプ兼データラッチとして、Ｅタイプ,pチャネルの
MOSトランジスタQP8,QP9およびＥタイプ,nチャネルのMO
SトランジスタQE15,QE16により構成されたCMOSフリップ
フロップを有する。このCMOSフリップフロップのノード
には、ソース，ドレインを共通に接地したＤタイプ,nチ
ャネルのMOSトランジスタQD12,QD13がキャパシタとして
設けられている。これらのキャパシタは、センス動作時
にビット線のデータを電荷の形で蓄えるためのものであ
る。Ｅタイプ,nチャネルMOSトランジスタQE10,QE11は、
アドレスにより選ばれるカラム選択信号CSLiによってオ
ン，オフし、入出力線とこのセンスアンプ兼データラッ
チとの間のデータの転送を制御するためのものである。
Ｅタイプ,nチャネルのMOSトランジスタQE12,QE13,QE14
はCMOSフリップフロップのリセット用であり、ソースが
共通に（1/2）Vccに接続されたMOSトランジスタQE12,Q
E13によってフリップフロップのノードを（1/2）Vccに
リセットする働きを有する。Ｅタイプ,nチャネルのMOS
トランジスタQE17は、CMOSフリップフロップのノードと
ビット線の接続をオン，オフするトランスファゲートで
ある。Ｅタイプ,nチャネルのMOSトランジスタQE18,QE19
は、書込みベリファイ動作時にCMOSフリップフロップの
データ内容に応じてビット線に電荷を供給する回路を構
成している。Ｄタイプ,nチャネルのMOSトランジスタQ
D14とＥタイプ,pチャネルのMOSトランジスタQP10は、デ
ータ読出し時にビット線をプリチャージする回路であ
り、ここでMOSトランジスタQD14はデータ書込み時にビ
ット線に与えられる高電位VppM（〜10V）がMOSトランジ
スタQP10に印加されないように設けられている。Ｅタイ
プ,nチャネルのMOSトランジスタQE20とＤタイプ,nチャ
ネルのMOSトランジスタQD15は、データ消去時にビット
線に印加される高電位Vpp（〜20V）が第１のビット線制
御回路38内に転送されるのを防止する働きをする。これ
らMOSトランジスタQE20とQD15を直列接続しているの
は、耐圧を上げるためである。
第２のビット線制御回路39の構成も基本的に第１の制
御回路38と同様であり、QE30,QE31がQE12,QE13に、QE29
がQE14に、QP11,QP12がQP8,QP9に、QE27,QE28がQE15,Q
E16に、QD17,QD18がQD12,QD13に、QE26がQE17に、QE24
がQE18に、QE22がQE20に,QD16がQD15に、それぞれ対応
している。QE23はビット線をリセットするためのＥタイ
プ,nチャネルMOSトランジスタである。
これら第1,第２のビット線制御回路38,39の間には、
第10図に示したようにメモリセルアレイ31が配置される
が、これらの間に走るビット線BLは、メモリセルアレイ
の中途でＥタイプ,nチャネルMOSトランジスタQE21によ
って、BL1とBL2に分割されている。ここで分割されたビ
ット線BL1とBL2の長さの比は例えば、BL1:BL2＝3:2とす
る。この分割比は読出し時のビット線プリチャージ電位
を決めるもので、Vcc＝5Vのときプリチャージ電位が3V
となる。
次にこのように構成されたEEPROMの動作を説明する。
まずデータ書き込みに先立って全てのメモリセルのデ
ータ消去を行う。データ消去時は全ての制御線（ワード
線）CGに0Vが与えられる。すなわち第６図に示す制御回
路において、消去／読出し制御回路24に消去信号ERASE
が入り、これによりMOSトランジスタQE3がオンになって
制御ゲート線CGiが0Vとされる。この時選択ゲート線S
G1,SG2も同様に0Vとされる。そしてビット線およびソー
ス線をフローティング状態として、メモリセルアレイが
形成されたｐ型基板（またはｐ型ウェルおよびｎ型基
板）に高電圧Vppが印加される。このときビット線がフ
ローティングで高電位Vppが印加されるので、第11図に
示す制御信号▲▼が0Vとなり、高電位Vppが第
1,第２のビット線制御回路38,39に転送されないように
する。このバイアス状態を例えば、10msecの間保つこと
により、全てのメモリセルで浮遊ゲートから電子が放出
され、しきい値が負の“0"状態になる。
データ書込みは、まず１ワード分のデータが第１のビ
ット線制御回路38内のセンスアンプ兼データラッチにラ
ッチされる。すなわち入力されたデータはデータ入出力
バッファから入出力線に転送され、アドレスによりカラ
ム選択信号CSLiが選ばれて“H"レベルとなり、第１のビ
ット線制御回路38内のCMOSフリップフロップにラッチさ
れる。第11図において、データがラッチされるまでは、
信号φPD,φWDはVccである。その後、φPD,φWD,FFSD,
▲▼，φBEを高電位VppMとすることで、ビット
線にはデータ“1"のときは0V,“0"のときはVppMが与え
られる。
この時選択された制御ゲート線に高電位Vpp、それよ
りビット線側にある非選択制御ゲート線に中間電位VppM
が印加される。第６図の制御回路では書込み信号WRITE
が入力される。即ち書込み信号WRITEとアドレスai,▲
▼の論理によって、高電位供給回路21または中間電位
供給回路22がオンとなって選択された制御ゲート線にVp
p、非選択の制御ゲート線にVppMが印加される。このデ
ータ書込みのバイアス条件を保持する時間は、従来の書
込み法に比べて十分に短いもの、例えば従来の1/100程
度、具体的には10μsec程度とする。“1"が書かれたメ
モリセルではしきい値が正方向にシフトし、“0"が書か
れたメモリセルではしきい値は負に止まる。
次に書込みベリファイ動作に入る。この実施例におい
ては、データ“1"が書かれたメモリセルのしきい値が所
望の値に達しているか否かがチェックされる。この所望
のしきい値はメモリセルのデータ保持特性を考慮して決
められるもので、例え2.5V程度である。この様なベリフ
ァイ動作が書込みが行われた１ワード線のメモリセルに
ついて行われる。
第12図は、具体的にこの実施例での書込みおよびベリ
ファイ動作のタイミングを示したものである。これを用
いてより詳細に動作を説明する。まずデータ入出力線I/
O,▲▼には、入出力バッファからデータが送られ
る。“1"データのときはI/Oが“H"レベル、“0"データ
のときはI/Oが“L"レベルである。アドレスにより選ば
れたカラム選択信号CSLiが“H"レベルになったとき、デ
ータは第１のビット線制御回路38のCMOSフリップフロッ
プにラッチされる。１ワード分のデータがラッチされる
と、RESETが“L"レベルとなり、ビット線はフローティ
ング状態になる。ついで信号PVDが“H"レベルになる
と、“0"データのときのみビット線がVcc−Vthにプリチ
ャージされる。この後、FFSDを“H"レベルとして、“0"
データのときはビット線をVcc−Vth,“1"データのとき
はビット線を0Vとする。その後、φWD,φPD,FFSD,φBE
をVppMとして、“0"データのときビット線をVppM−Vt
h、“1"データのときビット線を0Vとする。ワード線は
前述のように所望の値に設定され、書込みが終了する。
書込みが終了すると、信号φWD,φPD,φBEはVcc、FFS
Dは0Vとなる。またリセット信号RESETが“H"レベルとな
り、ビット線は0Vにリセットされる。
続いてベリファイ動作に入る。先ず、信号φBEが“L"
レベルとなり、ビット線BL2がフローティングとなる。
そして信号PREが“H"レベルになり、ビット線BL1はVcc
に充電される。次に信号PREとRESETが“L"レベルにな
り、φBEが“H"レベルになって、ビット線BL1,BL2は（3
/5）Vcc（〜3V）のフローティングとなる。また信号PRE
とRESETを“L"レベルにすると同時に、信号φnuとφpu
を（1/2）Vccとし、続いて信号φEUを“H"レベルとする
と、第２のビット線制御回路39内のCMOSフリップフロッ
プのノードN3,N4の電位は（1/2）Vccとなる。そして信
号φEUを“L"レベルとし、FFSUを“H"レベルとする。こ
のときワード線は前述のように所望の電位となり、選択
された制御ゲートはVVERとなり、メモリセルのしきい値
がこれより低いとビット線の電位は下がっていく。つま
り、“1"データを書き込んだ後にメモリセルのしきい値
がVVERより低い状態、言い換えれば書込み不十分の状態
であれば、ビット線の電位は（1/2）Vccより下がり、後
の再書き込みの動作で“1"が書かれる。また“0"データ
を書き込んだ後であれば、当然ビット線の電位は下が
る。これでは再書込み時に誤って“1"が書かれるので、
ワード線を0Vとした後、信号PVDを“H"レベルとする。
“0"データが第２のビット線制御回路39にラッチされて
いる場合のみビット線は再充電される。このときのビッ
ト線は、“1"データを書き込んだ後にそのメモリセルの
しきい値がVVERより低いときのみ、（1/2）Vccより低く
なるようにされている。この時、ノードN3は（1/2）Vcc
より高いか低いかが決まっており、ノードN4は（1/2）V
ccである。そして信号PVDを“L"レベルとし、信号FFSU
を“L"レベルとする。これによりノードN3,N4はフロー
ティング状態になる。この状態で信号φnuを0V、信号φ
puをVccとすると、ノードN3,N4の電位差の大小がセンス
され、そのデータはそのままラッチされる。このラッチ
されたデータが再書き込みのデータとなる。
第１のビット線制御回路38と第２のビット線制御回路
39は基本的に同様の回路であるから、同様の動作をす
る。つまり再書き込みは第２のビット線制御回路39から
行われ、そのベリファイ読出しは第１のビット線制御回
路38で行われる。以上の動作が繰返し、例えば128回行
われて、ベリファイ動作は終了する。
第13図は、データ読出し動作のタイミング図である。
アドレスが入ると先ず、信号φBEが“L"レベルとなり、
第２のビット線制御回路39側のビット線BL2がフローテ
ィングとなる。続いて信号PREが“H"レベルとなり、ビ
ット線BL1がVccにプリチャージされる。そして信号PRE
とRESETが“L"レベル、φPD,φnDが（1/2）Vccとなり、
その後信号φBEが“H"レベルになって、ビット線BL1,BL
2は（3/5）Vccにプリチャージされる。また信号φEDが
“H"レベルになって、第１のビット線制御回路28側のノ
ードN1,N2が（1/2）Vccになる。続いて、信号φEDが
“L"レベルになる。そして信号FFSDが“H"レベルになる
と同時にワード線が前述のように読出し時の電位に設定
されると、セルデータが“0"のときビット線は電位が下
がり、“1"データのときはビット線電位は変わらない。
このビット線電位はノードN1に転送され、信号FFSDが
“L"レベル、φPDがVcc、φnDが0Vとなることにより、
第１のビット線制御回路38のCMOSフリップフロップによ
りセンスされる。続いて信号RESETが“H"レベルとなっ
てビット線はリセットされる。そしてアドレスにより選
択されたカラム選択信号CSLiが“H"レベルになってデー
タはデータ入出力線I/O,I/Oに転送され、入出力バッフ
ァ35から出力される。
以上の各動作モードでの各部の電位関係をまとめて、
表−３に示す。ここでは書込みおよび書込みベリファイ
時制御ゲート線CG2が選ばれた場合について示してい
る。
なお実施例では、ベリファイ動作でのしきい値評価基
準を2.5Vとしたがこれは許容しきい値分布との関係で、
他の適当な値に設定することができる。１回の書込み時
間についても同様であり、例えば最終的なしきい値分布
をより小さいものとするためには、１回の書込み時間を
より短くして小刻みに書込み／ベリファイ動作を繰り返
すようにすればよい。また実施例では、トンネル注入を
利用したNANDセル型EEPROMについて説明したが、ホット
エレクトロン注入等他の方式を利用するものであって
も、NANDセル型のEEPROMであれば本発明は有効である。
その他本発明は、その趣旨を逸脱しない範囲で種々変
形して実施することができる。
［発明の効果］ 以上述べたように本発明によれば、書込みベリファイ
制御を行うことにより、１回のデータ書込み時間を短く
して、最終的に書き込まれたメモリセルのしきい値分布
を小さいものとして信頼性向上を図ったNANDセル型のEE
PROMを提供することができる。
【図面の簡単な説明】
第１図は本発明の一実施例のEEPROMの構成を示す図、 第２図（ａ）（ｂ）はそのメモリセルアレイの一つのNA
NDセルの平面図と等価回路図、 第３図（ａ）（ｂ）はそれぞれ第２図（ａ）のＡ−Ａ′
およびＢ−Ｂ′断面図、 第４図はメモリセルアレイの等価回路図、 第５図および第６図は第１図の要部構成を具体的に示す
図、 第７図はベリファイ電位発生回路を示す図、 第８図はベリファイ終了検知回路の構成例を示す図、 第９図はベリファイ動作を説明するためのタイミング
図、 第10図は他の実施例のNANDセル型EEPROMの要部構成を示
す図、 第11図はそのビット線制御回路の具体的構成例を示す
図、 第12図は書き込みおよびベリファイ動作を説明するため
のタイミング図、 第13図は読出し動作を説明するためのタイミング図であ
る。 １……センスアンプ回路、２……メモリセルアレイ、３
……データ比較回路、４……入出力バッファ、５……デ
ータラッチ回路、６……制御ゲート制御回路、７……列
アドレス発生回路、８……ベリファイ終了検知回路、31
……メモリセルアレイ、32……アドレスバッファ、33…
…ロウデコーダ、34……カラムデコーダ、35……データ
入出力バッファ、36……基板電位制御回路、37……制御
ゲート制御回路、38……第１のビット線制御回路、39…
…第２のビット線制御回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 寧夫 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 平３−286497（ＪＰ，Ａ) 特開 平４−82091（ＪＰ，Ａ) 特開 平２−308500（ＪＰ，Ａ) 特開 平１−144297（ＪＰ，Ａ) 特開 平１−263997（ＪＰ，Ａ) 特開 昭61−294565（ＪＰ，Ａ) ＴＯＭＯＨＡＲＵ ＴＡＮＡＫＡ，Ｍ ＡＳＡＫＩ ＭＯＭＯＤＯＭＩ，，Ａ ４−Ｍｂｉｔ ＮＡＮＤ−ＥＥＰＲＯＭ ｗｉｔｈ Ｔｉｇｈｔ Ｐｒｏｇｒａ ｍｍｅｄ Ｖｔ Ｄｉｓｔｒｉｂｕｔｉ ｏｎ，Ｄｉｇ Ｔｅｃｈ Ｐａｐ 1990 Ｓｙｍｐ ＶＬＳＩ Ｃｉｒｃｕｉｔ ｓ，ＩＥＥＥ，1990年，105−106 (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/06

Claims (23)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のビット線と、 前記ビット線と絶縁した状態で交差する複数のワード線
    と、 前記ビット線とワード線に接続され、各々が電荷蓄積部
    を持ったトランジスタを有する多数のメモリセルからな
    るメモリセルアレイと、 前記メモリセルアレイに接続され、メモリセルの選択、
    選択されたメモリセルへの書込み電圧の印加、選択され
    たメモリセルの実際の書込み状態の検知を制御するプロ
    グラミング回路と、 前記メモリセルアレイと前記プログラミング回路に接続
    され、（ｉ）前記プログラミング回路により選択された
    メモリセルに書込み電圧を印加するか否かを示す第１、
    第２所定論理レベルの書込みデータを格納し、（ii）選
    択されたメモリセルに該格納されている前記書込みデー
    タに応じて前記書込み電圧を選択的に印加し、（iii）
    データが十分書込まれたことが検知されたメモリセルに
    関する前記書込みデータを前記第１所定論理レベルから
    第２所定論理レベルに変更し、（iv）データが十分書込
    まれていないメモリセルに関する前記書込みデータを前
    記第１所定論理レベルに維持し、（ｖ）前記第２所定論
    理レベルの書込みデータを第２所定論理レベルに維持す
    るデータ回路とを具備する不揮発性半導体記憶装置。
  2. 【請求項２】前記データ回路に格納される書込みデータ
    は初期データに初期設定されることを特徴とする請求項
    １記載の不揮発性半導体記憶装置。
  3. 【請求項３】前記初期データは少なくとも１つの入力ラ
    インを介して供給されることを特徴とする請求項２記載
    の不揮発性半導体記憶装置。
  4. 【請求項４】前記データ回路は複数のメモリセルの実際
    の書込み状態を同時に検知することを特徴とする請求項
    １記載の不揮発性半導体記憶装置。
  5. 【請求項５】前記データ回路に格納される書込みデータ
    に応じて前記ビット線の電圧を選択的に変化させる手段
    をさらに具備することを特徴とする請求項１記載の不揮
    発性半導体記憶装置。
  6. 【請求項６】前記ビット線の電圧を選択的に変化させる
    手段は前記データ回路に格納される書込みデータに応じ
    て前記ビット線の電圧を同時に変化させることを特徴と
    する請求項５記載の不揮発性半導体記憶装置。
  7. 【請求項７】前記電圧の印加、前記書込み状態の検知、
    前記書込みデータの論理レベルの変更は各メモリセルが
    充分に書き込まれるまで続けられることを特徴とする請
    求項１記載の不揮発性半導体記憶装置。
  8. 【請求項８】前記電圧の印加、前記書込み状態の検知、
    前記書込みデータの論理レベルの変更は所定回数だけ行
    われることを特徴とする請求項１記載の不揮発性半導体
    記憶装置。
  9. 【請求項９】前記データ回路と前記プログラミング回路
    は半導体基板上に設けられることを特徴とする請求項１
    記載の不揮発性半導体記憶装置。
  10. 【請求項１０】前記データ回路は前記メモリセルに隣接
    して設けられることを特徴とする請求項１記載の不揮発
    性半導体記憶装置。
  11. 【請求項１１】複数のデータ回路が前記ビット線のそれ
    ぞれに接続されることを特徴とする請求項１記載の不揮
    発性半導体記憶装置。
  12. 【請求項１２】前記書込み電圧は複数のメモリセルに同
    時に印加されることを特徴とする請求項１に記載の不揮
    発性半導体記憶装置。
  13. 【請求項１３】前記データ回路に格納される複数のメモ
    リセルに関する書込みデータは同時に修正されることを
    特徴とする請求項１記載の不揮発性半導体記憶装置。
  14. 【請求項１４】多数のメモリセルと、ワード線と、複数
    のビット線と、多数のデータラッチ回路を具備し、多数
    のメモリセルがワード線に接続されるとともに、前記多
    数のビット線を介して多数のデータラッチ回路に接続さ
    れる不揮発性半導体記憶装置のプログラミング方法にお
    いて、 前記多数のデータラッチ回路に第１論理レベル、または
    第２論理レベルのデータを格納するステップと、 前記ワード線にプログラミング電圧を印加するステップ
    と、 データラッチ回路に格納されたデータのレベルに応じて
    前記ビット線に前記第１論理レベルに応じメモリセルの
    プログラミングを促進する第１レベル電圧、または前記
    第２論理レベルに応じプログラムされたメモリセルの書
    込み状態を維持する第２レベル電圧を印加するステップ
    と、 前記第１論理レベルのデータが格納されている所定のデ
    ータラッチ回路に接続されたメモリセルの実際の書込み
    状態を検知し、前記メモリセルの検知状態に基づいてメ
    モリセルのプログラミングが成功したかどうかを確認す
    るステップと、 前記プログラミングの成功が確認されると、前記所定の
    データラッチ回路に格納されているデータのレベルを第
    １論理レベルから第２論理レベルに変更するステップ
    と、 前記データラッチ回路の全てに格納されるデータが前記
    第２論理レベルになると、ワード線へのプログラミング
    電圧の印加を終了するステップとを具備することを特徴
    とするプログラミング方法。
  15. 【請求項１５】前記プログラミング電圧印加ステップは
    前記第１レベル電圧、第２レベル電圧よりも高いプログ
    ラミング電圧を印加することを特徴とする請求項14記載
    のプログラミング方法。
  16. 【請求項１６】前記第１レベル電圧、または第２レベル
    電圧印加ステップは対応するメモリセルのしきい値をプ
    ログラムのために変化する第１レベル電圧を印加するこ
    とを特徴とする請求項14記載のプログラミング方法。
  17. 【請求項１７】ビット線の各々に接続されるデータラッ
    チ回路に格納されるデータに基づいてワード線とビット
    線に接続される不揮発性半導体メモリセルの同時プログ
    ラミング方法において、 前記データラッチ回路に第１論理レベル、第２論理レベ
    ルのデータを格納するステップと、 前記ワード線にプログラミング電圧を印加するステップ
    と、 前記第１論理レベルを格納するデータラッチ回路に対応
    するビット線にメモリセルのプログラミングを促進する
    第１レベル電圧を印加するステップと、 前記第２論理レベルを格納するデータラッチ回路に対応
    するビット線にメモリセルの状態を維持する第２レベル
    電圧を印加するステップと、 前記第１論理レベルを格納するデータラッチ回路に対応
    するメモリセルの状態を検知し、検知したメモリセルの
    状態に基づいてプログラミングが成功したかどうかを確
    認するステップと、 プログラミングの成功が確認されたメモリセルに対応す
    るデータラッチ回路のデータを第１論理レベルから第２
    論理レベルに変更するステップと、 プログラミングの成功が確認されないメモリセルに対応
    するデータラッチ回路のデータを第１論理レベルに維持
    するステップと、 前記第２論理レベルを格納するデータラッチ回路のデー
    タを第２論理レベルに維持するステップとを具備するこ
    とを特徴とするプログラミング方法。
  18. 【請求項１８】前記データラッチ回路に格納されている
    全てのデータが前記第２論理レベルになったか否かを決
    定するステップをさらに具備することを特徴とする請求
    項17記載のプログラミング方法。
  19. 【請求項１９】前記データラッチ回路に格納されている
    全てのデータが前記第２論理レベルになったことが検出
    されるとワード線へのプログラミング電圧の印加を終了
    するステップをさらに具備することを特徴とする請求項
    17記載のプログラミング方法。
  20. 【請求項２０】前記プログラミング電圧は前記第１レベ
    ル電圧、第２レベル電圧よりも高いことを特徴とする請
    求項17記載のプログラミング方法。
  21. 【請求項２１】前記メモリセルは浮遊ゲート、制御ゲー
    ト、ドレイン端子、ソース端子を有するEEPROMセルであ
    り、制御ゲートはワード線に接続され、ドレイン端子は
    ビット線に接続されることを特徴とする請求項17記載の
    プログラミング方法。
  22. 【請求項２２】入力データを格納する多数のメモリセル
    を有する不揮発性半導体メモリセルのプログラミング方
    法において、 前記メモリセルに関連するプログラミング状態を定義し
    メモリセルのプログラミングを促進する第１制御データ
    と、メモリ状態を維持する第２制御データを格納するス
    テップと、 入力データを格納するためのプログラミングのために１
    つ以上のメモリセルを選択するステップと、 選択された１つ以上のメモリセルの中の１つ以上の所定
    のメモリセルに、選択されたメモリセルに関連して前記
    第１制御データが格納されているか否かに応じてプログ
    ラミング電圧を印加するステップと、 前記プログラミング電圧が印加された前記１つ以上の所
    定のメモリセルの書込み状態に基づいて該所定のメモリ
    セルのプログラミングが成功したか否か決定するステッ
    プと、 前記決定ステップにおいて、プログラミングが成功した
    と確認された前記所定のメモリセルに関連して格納され
    ている前記第１制御データを第２制御データに変更する
    ステップと、 前記決定ステップにおいて、プログラミングの成功が確
    認されない前記１つ以上の所定のメモリセルに関連して
    格納されている前記第１制御データを維持するステップ
    と、 他のメモリセルに関連して格納される第２制御データを
    維持するステップとを具備することを特徴とするプログ
    ラミング方法。
  23. 【請求項２３】関連して前記第２制御データを格納する
    各メモリセルへのプログラミング電圧の印加を終了する
    ステップをさらに具備することを特徴とする請求項22記
    載のプログラミング方法。
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