JPH07254291A - メモリ内のオーバープログラミングの防止方法 - Google Patents

Abstract

(57)【要約】 【目的】 プログラミム失敗セルを検証し、失敗セルの
みを再プログラミングさせるようにする。 【構成】 オーバープロググラミング防止方法は、浮動
ゲート１３メモリセル１０の複数の行１５を消去し、複
数の行１５の少なくとも１つの内の選択セルを第１時間
中にプログラミングし、第１時間中のプログラミングは
同時に遂行され、セル１０の各々のプログラム状態を判
定するためにセル１０の複数の行１５を読み出し、複数
のセル１０の各々を、複数のセル１０の各々にとっての
正しい状態を指示するデータベースと比較し、もし前記
比較するステップがセル１０のプログラム状態が正しく
ないことを指示するならば、そのセル１０を複数の行１
５内どの他のセル１０も同時にプログラミングすること
なく第２時間中にプログラミングすることを含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、浮動ゲートメモリをプ
ログラミングする方法、特に先行書込みサイクル動作中
にプログラムを失敗したセルのプログラミング方法に関
する。

【０００２】

【従来の技術】フラシュＥＰＲＯＭメモリは、典型的
に、行と列に配置された浮動ゲートセルトランジスタの
マトリックスとして組織される。多くのこのようなメモ
リにおいては、行の部分を形成するメモリセルの制御ゲ
ートは、８本の列を横断して延びるドーブポリシリコン
語線、すなわち、行線で以て形成される。この型式のメ
モリにおいては、２つの８−セルポリシリコン語線が、
プログラミンク中典型的に並列に動作させられ、このよ
うにする結果、両語線上の電圧が同等になる。この同時
動作によって高速ｘ１６動作、すなわち、各プログラミ
ング中２バイト語のプログラミングが可能となる。

【０００３】浮動ゲートから電子を除去することによっ
て、典型的にはファウラー・ノルドハイムのトシネリン
グによって、フラッシュＥＰＲＯＭ内でセルの全て、す
なわち、セルのブロックが同時に消去される。消去セル
は「１」でプログラムされていると云われる。消去後、
プログラミング動作が、いくつかのセルの浮動ゲートを
を電子で充電するように逐行される。プログラミング
は、例えば、チャネルホット電子を使用して達成される
ことがある。その浮動ゲートに蓄積された充分な数の電
子を備えるセルは「０」でプロクラムされていると云わ
れる。

【０００４】初期プログラミング動作が遂行された後、
セルは、「０」と読み出すようにプログラムされた全て
のセルが実際に「０」と読み出されるかどうかを検証す
るために読み出される。もし初期プログラミング中にセ
ルのどらかが適正にプログラムしないならば、既知の先
行技術においては１６ビット語によるプログラミングが
それらのセルを再プログラム又は校正するために遂行さ
れている。語による再プログラミング中、初期プログラ
ミングステップ中に「０」で正しくプログラムした同じ
語内のどれかのセルが、例えば、チャネルホット電子に
よるオーバープログラミングを受け易い。このようなオ
ーバープログラミングは、ゲート誘電体の不必要な劣
化、同じ行内のセルのプログラム浮動ゲート上の必要以
上に大きい電荷、及び同じ列内のプログラムセルを放電
させようとする電圧応力を結果的に生じる。ゲート誘電
体が耐えることのできるプログラミング／消去サイクル
の数は限られているので、ゲート誘電体がどんな不必要
な応力を受け易くないことが重要である。更に、浮動ゲ
ートのオーバープログラミングは、浮動ゲートと近接導
体と間に大きな電圧を招き、浮動げーとからの電子の漏
れ司能性を増大する。

【０００５】

【発明が解決しようとする課題】正しいプログラミング
中にＥＰＲＯＭの浮動ゲートのオーバープログラミング
の可能性を低下させる方法の必要性がある。理想的にそ
の方法は、正しいプログラミングを行っていいるセル以
外のセル上の電圧応力を最小化すべきである。

【０００６】

【課題を解決するための手段】本発明の方法は、先行プ
ログラミング中に「０」にプログラムされなかったセル
のみを再プログラムする。先行プログラミングステップ
中に適正に「０」に再プログラムされかなったセルは、
追加のホット電子プログラミングを受け易くなく、既に
「０」でプログラムされている非再プログラミングセル
によるオーバープログラミングの問題を除去する。本方
法は、いくつかの或るセルがプログラムに失敗した事実
を検証し、これらの或るセルのみを再プログラムするこ
とを可能にする。そのプロセスは、これらのセルの全て
がプログラム検証試験を通過するか又はプログラブルで
ないと看なされるまで繰り返される。

【０００７】先行ステップ中にプログラムに失敗したセ
ルのみを再プログラミングするプロセスは、「ビットバ
ンク（ＢｉｔＢａｎｇ）」プロセスと呼ばれる。

【０００８】検証試験を通過するセル行に接続されたポ
リシリコン語線は、これらのセル上の電圧応力を防止す
るためにターンオフされる。

【０００９】本発明の方法の利点は、再プログラミング
中のオーバープログラミングが除去され、応力が減少さ
せられることである。１実施例においては、本発明の方
法は、ｘ１６書込み動作中に同時プログラミング電圧を
受け易い行内のいくつかの或るセルへの語線電圧応力を
減少させる。

【００１０】

【実施例】図１を参照すると、メモリチップの一体化部
分であるメモリセルの例示アレイが、本発明の方法の使
用を図解する目的のために示されている。各セルは浮動
ゲートセル１０であって、ソース１１、ドレイン１２、
浮動ゲート１３、制御ゲート１４を有する。セル１０の
１行内の制御ゲート１４の各々は、１本の語線１５に接
続されており、語線１５の各々は語線デコーダ１６に接
読されている。セル１０の１行内のソース１１の各々
は、１本のソース線１７に接続されている。セル１０の
１列内のドレイン１２の各々は、１本のドレイン−列線
１８に接続されている。ソース線１７の各々は共通列線
１７ａによって列デコーダ１９に接続され、ドレイン−
列線１８の各々は列デコーダ１９に接続されている。語
線１５及び制御ゲート１４は、プロセス中早期に、ポリ
シリコンの層からストリップをエチングすることによっ
て形成される。

【００１１】読出しモードにおいて、語線デコーダ１６
は、線２０ｒ上の語線アドレス信号に及び読出し／書込
み／消去制御回路２１（図示されていない外部マイクロ
プロセッサの電子回路を含む）からの信号に応答して、
予選択正電圧Ｖｃｃ（約＋５Ｖ）を選択語線１５に印加
し、低電圧（接地又はＶｓｓ）を非選択語線１５に印加
するように機能する。列デコーダ１９は予選択正電圧Ｖ
ｓｅｎ（約＋１Ｖ）を少なくともドレイン−列線１８に
印加し、低電圧（ＯＶｓ）をソース線１７に印加するよ
うに機能する。列デコーダ１９はまた、アドレス線２０
ｄ上の信号に応答して、選択セル１０の選択ドレイン−
列線１８をＤＡＴＡ ＩＮ／ＯＵＴ端子２２に接続する
ように機能する。選択ドレイン−列線１８及び選択語線
１５に接続されたセル１０の導通又は不導通状態は、Ｄ
ＡＴＡ ＩＮ／ＯＵＴ端子２２に接続されたセンス増幅
器（図示さてていない）によって検出される。

【００１２】書込み又はプログラムモードにおいて、語
線デコーダ１６は、線２０ｒ上の語線アドレス信号に及
び読出し／書込み／消去制御回路２１からの信号に応答
して、予選択正第１プログラミング電圧Ｖｐ１（約＋１
２Ｖ）を、選択制御ゲート１４を含む、選択語線１５に
印加するように機能する。列デコーダ１９もまた、第２
プログラミング電圧Ｖｐ２（約＋５Ｖから＋１０Ｖ）を
選択ドレイン−列線１８、したがって、選択セル１０の
ドレイン１２に印加するように機能する。ソース線１７
は、接地電圧であるこがある基準電圧Ｖｓｓに接続され
る。非選択ドレイン−列線１８の全ては、基準電圧に接
続されるか又は浮動させられる。これらのプログラミン
グ電圧は、選択メモリセル１０のチャネル内に高電流
（ドレイン１２からソース１１へ）条件を生成し、その
結果、ドレイン−チャネル接合近でのチャネルホット電
子の発生、及びチャネル酸化物を横断して選択セル１０
の浮動ゲート１３に注入されるなだれ−降伏電子の発生
を招く。プログラミング時間は、チャネル領域（０Ｖの
Ｖｐ１にある）に対して約−２Ｖから−３Ｖの負プログ
ラム電荷で以て浮動ゲート１３をプログラムするに充分
長いように選択される。実施例の従って製造されたメモ
リセル１０に対しては、制御ゲート１４／語線１５と浮
動ゲート１３との間の結合係数は、約０．６である。選
択制御ゲート１４を含む選択語線１５上の、例えば、１
２Ｖの先行技術のプログラミング電圧Ｖｐ１は、約＋
７．２Ｖの電圧を浮動ゲート１３上に印加する。浮動ゲ
ート１３（約＋７．２Ｖにある）と接地（約０Ｖ）ソー
ス線１７との間の電圧差は、選択又は非選択セル１０の
浮動ゲート１３を充電するためにソース１１と浮動ゲー
ト１３との間のゲート酸化物を横断してファウラーノル
ドハイムのトンネル電流を起こさせるには不充分であ
る。選択セル１０の浮動ゲート１３は、プログラミング
中に注入されたホット電子で以て充電され、これらの電
子が、立ち代わって、選択セル１０の浮動ゲート１２下
のソース−ドレイン通路を不導通にし、この状態が
「０」ビットとして読み出される。非選択セル１０は、
浮動ゲート１３下に導通のままであるソース−ドレイン
通路を有し、これらのセル１０が「１」として読み出さ
れる。

【００１３】フラッシュ−消去モードにおいては、列デ
コーダ１９は、全てのドレイン−列線１８を浮動してい
る（「オフ」状態にバイアスされている電界効果トラン
ジスタのような高インピーダンスに接続されている）ま
まさせるように機能する。語線デコーダ１６は、全ての
語線１５は、接地であることがある基準電圧Ｖｓｓに接
続するように機能する。列デコーダ１９は、また、高正
電圧Ｖｅｅ（約＋９Ｖから＋１５Ｖ）を全てのソース線
１７に接続するように機能する。これらの消去電圧は、
ファウラー・ノルドハイムのトンネル電流を生成し、こ
れが浮動ゲート１３から電荷を転送し、メモリセル１０
を消去する。

【００１４】便利のために、読出し、書込み、消去電圧
を下の表１に与える。

【００１５】

【表１】

【００１６】多くの先行技術フラッシュＥＰＲＯＭは、
１６ビット語（２バイト）を使用して１６セルを１回に
プログラムされる。これらのフラッシュＥＰＲＯＭの多
くは、僅か８セル（１バイト）幅のポリシリコンストリ
ップである語線１５／制御ゲート１４を有する。１６ビ
ット語のプログラミング中、２本のこのようなストリッ
プが、同時に、プログラミング電圧Ｖｐ１へ立ち上げら
れる。既知の先行技術においては、もし１つの１６ビッ
ト語のプログラミングにおいて誤りが発見されると、た
とえ或る浮動ゲート１３が依然として充分に充電されて
いても、その１６ビット語を記憶している全てのセル１
０が再プログラムされる。その再プログラミングは、オ
ーバープログラムする、すなわち、これらのセル１０の
浮動ゲート１３上に過剰電荷を印加する傾向がある。ま
た、共通列線１８を共用するセル１０は不必要なドレイ
ン電圧応力を受け易く、これがプログラムセル１０の浮
動ゲートを放電させる。

【００１７】図２の回路は、語線デコーダ１６及び制御
回路２１内に物理的に配置されている。検証レジスタＶ
ＥＲＩＦＹ ＲＥＧＩＳＴＥＲ副回路は、本発明の回路
及び方法のｘ１６応用に使用される１６の同等な回路の
１つである。ＶＥＲＩＦＹ副回路は、ｘ１６応用の使用
される２つのうちの１つである。

【００１８】図２を再び参照すると、メモリのセンス増
幅器からの端子ＤＯＵＴＯにおける「０］又は「１］
は、端子ＤＡＴＡにおいて検証されかつラッチされる。
プログラムされるべき「０」又は「１」は、入力バッフ
ァから端子ＤＡＴＡ０において取り上げられ、制御回路
２１からの信号ＬＤＬＤＡＴによってラッチされる。Ｄ
ＡＴＡ０における単データ片が、ＶＤＡＴＡ端子におけ
る単データ片とＮＯＲ回路ＮＯ３によって比較される。
１６ビット又は２バイトの各々が、図２に示された１６
の同等の副回路ＶＥＲＩＦＹ ＲＥＧＩＳＴＥＲ及び２
つの同等のＶＥＲＩＦＹ副回路を使用して同時に比較さ
れる。

【００１９】セル１０がプログラムされているか否かを
判定するために（各プログラミング／再プログラミング
サイクル中）、このメモリアレイが読み出され、その情
報が、検証−ラッチ端子ＶＦＹＬＡＴを通しての制御回
路２１からの信号によってラッチ回路Ｌ１内にラッチさ
れる。この情報は、ＮＡＮＤ回路ＮＯ３によって、ラッ
チ回路Ｌ２内にあり、端子ＬＤＬＤＡＴを通しての制御
回路２１からの情報によってラッチされた情報と比較さ
れる。もし両ラッチ内の情報が同じであるならば、信号
が端子ＶＥＲＩＦＹを経由して制御回路２１に送られ、
かつ制御回路はセル１０をプログラムしない。

【００２０】これらの回路の各々は、トランジスタＭＮ
１０を有し、このトランジスタは、そのソース−ドレイ
ン通路を、基準電圧Ｖｓｓとプログラムされているバイ
トを含む８つのセルのポリシリコン語線１５との間に結
合されている。各トランジスタＭＮ１０のゲートは、ラ
ッチＬ２の出力に結台されている。もしラッチＬ２のど
らかが「１］を記憶するならば、そのポリシリコン語線
１５は基準電圧Ｖｓｓに結合される。

【００２１】プログラミングモードにおいて、信号ＰＶ
ＣＴＲは高く、プログラム検証通路を選択する。信号Ｅ
ＶＣＴＲは低い。ＤＡＴＡ０上の入力データは、信号Ｌ
ＤＬＤＡＴによってラッチされる。これが、接続点Ｎ１
８を「１」にさせる。アレイは、次いで、プログラミン
グに対して検証され、アレイ状態が、信号ＶＦＹＬＡＴ
を高く取ることによって、信号ＤＯＵＴＯから読み出さ
れる。

【００２２】もしアレイがプログラムされるならば
（「０］を読み出す）、信号ＶＤＡＴＡは低い。接続点
Ｎ１３は、ＮＡＮＤゲートＮＯ３によって高へ駆動され
る。接続点Ｎ１１は低い。トランジスタＭＮ１６は導通
しない。もし全ての８セル１０が「０」で以てプログラ
ムされがと正しく検証されるならば、信号ＦＣＯＭは低
へ引かれることはない。信号ＶＦＹＬＡＴは検証動作の
終端で低へ遷移してＤＯＵＴＯ及びＦＣＯＭの状態をラ
ッチする。

【００２３】もしアレイがプログラムされないならば
（「１］を読み出す）、信号ＶＤＡＴＡは高い。これか
接続点Ｎ１３を低、接続点Ｎ１１を高へ駆動し、それ
で、トランジスタＭＮ１６が信号ＦＣＯＭは低へ引き、
かつ信号ＶＥＲＩＦＹＬを高へ引く。信号ＶＥＲＩＦＹ
Ｌは、制御回路２１に他んぼプログラムサイクルを発射
させる。

【００２４】消去サイクルについては、アレイは、ま
ず、制御回路２１によってプログラム状態へ初期化され
る。制御回路２１は、ＲＳＴＤＡＴ信号を明言して全て
の接続点Ｎ１８を「１」状態にリセットし、プログラム
検証サイクルが先に述べたように遂行される。完了の
後、ＳＥＴＤＡＴ信号が全ての接続点Ｎ１８を「０」状
態へ初期化し、ＥＶＣＴＲを高かつＰＶＣＴＲを低へセ
ットすることによって証拠検証へ入る。

【００２５】もしアレイ内のどのセル１０も消去されな
いならば、信号ＤＯＵＴＯは「０」であり、したがっ
て、信号ＶＤＡＴＡは「０」である。ＮＯＴゲートＮＲ
５が接続点Ｎ１７を高へ駆動し、これが信号ＦＣＯＭを
低へかつ信号ＶＥＲＩＦＹＬを高へ引く。これが、制御
回路２１に消去パルスを発射させ、そのサイクルが繰り
返される。

【００２６】もし全てのセル１０が消去されているなら
ば、信号ＤＯＵＴＯは「１」、したがって、ＶＤＡＴＡ
が「１」である。ＮＯＲゲートＮＲ５は接続点Ｎ１７を
低へ駆動する。信号ＦＣＯＭは高を保ち、信号ＶＥＲＩ
ＦＹＬは低を保つ。これが、制御回路２１に、アドレス
指定されたセル１０が消去されていることを指示する。

【００２７】

【発明の効果】本方法は、「１」を読み出すセル１０の
全てを消去する先行技術を含む。先行技術におけるよう
に、また、メモリは、例えば、１６セルを（１６語又は
２バイト増分によって）１回にプログラムされる。先行
技術におけるように、検証ステップは、例えば、１６ビ
ット語によってメモリを読み出すことによって、「０］
を読み出すようにプログラムされたセルの全てが実際に
「０」を読み出すことを検証するために各１６ビット語
をデータベースと比較することによって、遂行される。
もしメモリが検証試験を通過するならば、そのプロセス
を完了する。しかしもしメモリが検証試験を失敗するな
らば、２つのセルのどちらが「０」にプログラムするの
に失敗したかについての判定が行われる。もし両バイト
が「０」にプログラムするのに失敗したセルを有するな
らば、両バイトの失敗したセルのみが再プログラムされ
る。しかしながら、もし１つのみのバイトが失敗するな
らば、健全バイトへの語線プログラミング電圧接読が除
去され、失敗バイトの失敗セルのみが再プログラミング
される。

【００２８】要約すると、本発明のオーバープログラミ
ング防止方法は、浮動ゲートメモリセルの複数の行を消
去し、複数の行のうちの少なくとも１本の行内の選択セ
ルに第１時間中プログラミングし、この第１時問中のプ
ログラミングは同時に遂行され、複数のセルの各々のプ
ログラム状態を判定するためにセルの複数の行を読み出
し、複数のセルの各々を複数のセルの各々についての状
態を指示するデータベースと比較し、もし比較するステ
ップがセルのプログラム状態が正しくないことを指示す
るならば、そのセルを、複数の行内どの他のセルも同時
にプログラミングすることなく、第２時間中にプログラ
ミングする。

【００２９】本発明の方法は、先行プログラミング中に
「０」で既にプログラムされているセルを再プログラム
しないことによって、本方法は、また、失敗セルを検証
し、失敗セルのみを再プログラミングさせるようにす
る。全ての場合において、「１」の代わりに、「０」の
みをプログラムさせる。

【００３０】本発明は、図解の実施例に関して説明され
たが、この説明は限定的意味に解釈されることを意図し
ていない。本説明を参照するならば、図解の実施例の種
々の変形だけいでなく本発明の他の実施例もは当業者に
とって明白である。添付の特許請求の範囲は、本発明の
精神と範囲に属するいかなるこのような変形又は実施例
をも包含することと考える。

【００３１】以上のい説明に間して更に以下の項を開示
する。

【００３２】（１） 浮動ゲートセルの列と行を有する
メモリ内のオーバープロググラミング防止方法であっ
て、前記セルの複数の行を消去するステップ、前記複数
の行の少なくとも１つの前記セル内の選択セルに第１時
間中プログラミングするステップ、前記複数のセルの各
々のプログラム状態を判定するためにセルの前記複数の
行を読み出すステップ、前記複数のセルの各々について
の状態を指示するデータベースと前記複数のセルの各々
を比較するステップ、もし前記比較するステップが前記
セルの状態が正しくないことを指示するならば、そのセ
ルを前記複数の行内どの他のセルも同時にプログラミン
グすることなく第２時間中にプログラミングするステッ
プを含む方法。

【００３３】（２） 第１項記載の方法において、前記
浮動ゲートセルは制御ゲートを含み、前記行内の８つの
前記セルの前記制御ゲートはドープポリシリコンのスト
リップから形成される、方法。

【００３４】（３） 第１項記載の方法において、前記
浮動ゲートセルは制御ゲートを含み、前記行内の８つの
前記セルの前記制御ゲートはトープポリシリコンのスト
リップから形成され、８つの前記セルの２つのこのよう
な群が前記第１時間中にプログラムされる、方法。

【００３５】（４） 第１項記載の方法において、前記
浮動ゲートセルは制御ゲートを含み、前記行内の８つの
前記セルの前記制御ゲートはドープポリシリコンのスト
リップから形成され、８つの前記セルの２つのこのよう
な群が前記第１時間中にプログラムされる、８つの前記
セルの前記群の１つの前記制御ゲートは前記第２時間中
にプログラミング電圧を受ける、方法。

【００３６】（５） 第１項記載の方法であって、前記
セルの全てが前記正しい状態にプログラムされるまで繰
り返される方法。

【００３７】（６） 第１項記載の方法であって、前記
セルは「１」を読み出すように消去される、方法。

【００３８】（７） 第１項記載の方法であって、前記
セルは「０」を読み出すように消去される、方法。

【００３９】（８） 第１項記載の方法であって、前記
データベースは少なくとも１つのラッテを含む、方法。

【００４０】（９） 第１項記載の方法であって、前記
読み出すステップは前記少なくとも１つのラッチ内に前
記プログラムを記憶することをを含む、方法。

【００４１】（１０） 浮動ゲートセルの列と行を有す
るメモリをプロググラミング防止方法であって、前記セ
ルを消去するステップ、第１時間選択セルに対するプロ
グラミングするステップであって、前記第１時間中のプ
ログラミングは同時に遂行される、前記プログラミング
するステップ、前記セルの各々のブログラム状態を判定
するために前記セルを読み出すステップ、前記セルの各
々についての状態を指示するデータベースと前記セルの
各々を比較するステップ、もし前記比較するステップが
前記セルの状態が正しくないことを指示するならば、そ
のセルをどの他の前記セルも同時にプログラミングする
ことなく第２時間中にプログラミングするステップを含
む方法。

【００４２】（１１） 第１０項記載の方法において、
前記浮動ゲートセルは制御ゲートを含み、前記行内の８
つの前記セルの前記制御ゲートはドープポリシリコンの
ストリップから形成される、方法

【００４３】（１２） 第１０項記載の方法において、
前記浮動ゲートセルは制御ゲートを含み、前記行内の８
つの前記セルの前記制御ゲートはドープポリシリコンの
ストリップから形成され、８つの前記セルの２つのこの
ような群が前記第１時間中にプログラムされる、方法。

【００４４】（１３） 第１０項記載の方法において、
前記浮動ゲートセルは制御ゲートを含み、前記行内の８
つの前記セルの前記制御ゲートはドープポリシリコンの
ストリップから形成され、８つの前記セルの２つのこの
ような群が前記第１時間中にプログラムされる、８つの
前記セルの前記群の１つの前記制御ゲートは前記第２時
間中にプログラミング電圧を受ける、方法。

【００４５】（１４） 第１０項記載の方法であって、
前記セルの全てが前記正しい状態にプログラムされるま
で繰り返される方法。

【００４６】（１５） 第１０項記載の方法であって、
前記セルは「１」を読み出すように消去される、方法。

【００４７】（１６） 第１０項記載の方法であって、
前記セルは「０」を読み出すように消去される、方法。

【００４８】（１７） 第１０項記載の方法であって、
前記データベースは少なくとも１つのラッチを含む、方
法。

【００４９】（１８） 第１０項記載の方法であって、
前記読み出すステップは前記少なくとも１つのラッチ内
に前記プログラムを記憶することをを含む、方法。

【００５０】（１９） オーバープロググラミング防止
方法は、浮動ゲート１３メモリセル１０の複数の行１５
を消去し、複数の行１５の少なくとも１つの内の選択セ
ルを第１時間中にプログラミングし、第１時間中のプロ
グラミングは同時に遂行され、セル１０の各々のプログ
ラム状態を判定するためにセル１０の複数の行１５を読
み出し、複数のセル１０の各々を、複数のセル１０の各
々にとっての正しい状態を指示するデータベースと比較
し、もし前記比較するステップかセル１０のプログラム
状態が正しくないことを指示するならば、そのセル１０
を複数の行１５内どの他のセル１０も同時にプログラミ
ングすることなく第２時間中にプログラミングすること
を含む。

【図面の簡単な説明】

【図１】本発明の方法が使用される例示フラッシュＥＰ
ＲＯＭの一部ブロック形式を含む電気回路図。

【図２】本発明と共に使用される例示的回路の電気回路
図。

【符号の説明】

１０ 浮動ゲートゲートトランジスタ又はセル １１ ソース １２ ドレイン １３ 浮動ゲート １４ 制御ゲート １６ 語線デコーダ １７ ソース線 １８ ドレイン−列線 １９ 列デコーダ ２１ 制御回路

【手続補正書】

【提出日】平成７年１月２０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】 明細書

【発明の名称】 メモリ内のオーバープログラミングの
防止方法

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、浮動ゲートメモリをプ
ログラミングする方法、特に先行書込みサイクル動作中
にプログラムを失敗したセルのプログラミング方法に関
する。

【０００２】

【従来の技術】フラシュＥＰＲＯＭメモリは、典型的
に、行と列に配置された浮動ゲートセルトランジスタの
マトリックスとして組織される。多くのこのようなメモ
リにおいては、行の部分を形成するメモリセルの制御ゲ
ートは、８本の列を横断して延びるドープポリシリコン
語線、すなわち、行線で以て形成される。この型式のメ
モリにおいては、２つの８−セルポリシリコン語線が、
プログラミング中典型的に並列に動作させられ、このよ
うにする結果、両語線上の電圧が同等になる。この同時
動作によって高速ｘ１６動作、すなわち、各プログラミ
ング中２バイト語のプログラミングが可能となる。

【０００３】浮動ゲートから電子を除去することによっ
て、典型的にはファウラー・ノルドハイムのトンネリン
グによって、フラッシュＥＰＲＯＭ内でセルの全て、す
なわち、セルのブロックが同時に消去される。消去セル
は「１」でプログラムされていると云われる。消去後、
プログラミング動作が、いくつかのセルの浮動ゲートを
電子で充電するように遂行される。プログラミングは、
例えば、チャネルホット電子を使用して達成されること
がある。その浮動ゲートに蓄積された充分な数の電子を
備えるセルは「０」でプログラムされていると云われ
る。

【０００４】初期プログラミング動作が遂行された後、
セルは、「０」と読み出すようにプログラムされた全て
のセルが実際に「０」と読み出されるかどうかを検証す
るために読み出される。もし初期プログラミング中にセ
ルのどらかが適正にプログラムしないならば、既知の先
行技術においては１６ビット語によるプログラミングが
それらのセルを再プログラム又は校正するために遂行さ
れている。語による再プログラミング中、初期プログラ
ミングステップ中に「０」で正しくプログラムした同じ
語内のどれかのセルが、例えば、チャネルホット電子に
よるオーバープログラミングを受け易い。このようなオ
ーバープログラミングは、ゲート誘電体の不必要な劣
化、同じ行内のセルのプログラム浮動ゲート上の必要以
上に大きい電荷、及び同じ列内のプログラムセルを放電
させようとする電圧応力を結果的に生じる。ゲート誘電
体が耐えることのできるプログラミング／消去サイクル
の数は限られているので、ゲート誘電体がどんな不必要
な応力を受け易くないことが重要である。更に、浮動ゲ
ートのオーバープログラミングは、浮動ゲートと近接導
体と間に大きな電圧を招き、浮動げーとからの電子の漏
れ可能性を増大する。

【０００５】

【発明が解決しようとする課題】正しいプログラミング
中にＥＰＲＯＭの浮動ゲートのオーバープログラミング
の可能性を低下させる方法の必要性がある。理想的にそ
の方法は、正しいプログラミングを行っていいるセル以
外のセル上の電圧応力を最小化すべきである。

【０００６】

【課題を解決するための手段】本発明の方法は、先行プ
ログラミング中に「０」にプログラムされなかったセル
のみを再プログラムする。先行プログラミングステップ
中に適正に「０」に再プログラムされかなったセルは、
追加のホット電子プログラミングを受け易くなく、既に
「０」でプログラムされている非再プログラミングセル
によるオーバープログラミングの問題を除去する。本方
法は、いくつかの或るセルがプログラムに失敗した事実
を検証し、これらの或るセルのみを再プログラムするこ
とを可能にする。そのプロセスは、これらのセルの全て
がプログラム検証試験を通過するか又はプログラブルで
ないと看なされるまで繰り返される。

【０００７】先行ステップ中にプログラムに失敗したセ
ルのみを再プログラミングするプロセスは、「ビットバ
ング（ＢｉｔＢａｎｇ）」プロセスと呼ばれる。

【０００８】検証試験を通過するセル行に接続されたポ
リシリコン語線は、これらのセル上の電圧応力を防止す
るためにターンオフされる。

【０００９】本発明の方法の利点は、再プログラミング
中のオーバープログラミングが除去され、応力が減少さ
せられることである。１実施例においては、本発明の方
法は、ｘ１６書込み動作中に同時プログラミング電圧を
受け易い行内のいくつかの或るセルへの語線電圧応力を
減少させる。

【００１０】

【実施例】図１を参照すると、メモリチップの一体化部
分であるメモリセルの例示アレイが、本発明の方法の使
用を図解する目的のために示されている。各セルは浮動
ゲートセル１０であって、ソース１１、ドレイン１２、
浮動ゲート１３、制御ゲート１４を有する。セル１０の
１行内の制御ゲート１４の各々は、１本の語線１５に接
続されており、語線１５の各々は語線デコーダ１６に接
続されている。セル１０の１行内のソース１１の各々
は、１本のソース線１７に接続されている。セル１０の
１列内のドレイン１２の各々は、１本のドレイン−列線
１８に接続されている。ソース線１７の各々は共通列線
１７ａによって列デコーダ１９に接続され、ドレイン−
列線１８の各々は列デコーダ１９に接続されている。語
線１５及び制御ゲート１４は、プロセス中早期に、ポリ
シリコンの層からストリップをエチングすることによっ
て形成される。

【００１１】読出しモードにおいて、語線デコーダ１６
は、線２０ｒ上の語線アドレス信号に及び読出し／書込
み／消去制御回路２１（図示されていない外部マイクロ
プロセッサの電子回路を含む）からの信号に応答して、
予選択正電圧Ｖｃｃ（約＋５Ｖ）を選択語線１５に印加
し、低電圧（接地又はＶｓｓ）を非選択語線１５に印加
するように機能する。列デコーダ１９は予選択正電圧Ｖ
ｓｅｎ（約＋１Ｖ）を少なくともドレイン−列線１８に
印加し、低電圧（０Ｖｓ）をソース線１７に印加するよ
うに機能する。列デコーダ１９はまた、アドレス線２０
ｄ上の信号に応答して、選択セル１０の選択ドレイン−
列線１８をＤＡＴＡ ＩＮ／ＯＵＴ端子２２に接続する
ように機能する。選択ドレイン−列線１８及び選択語線
１５に接続されたセル１０の導通又は不導通状態は、Ｄ
ＡＴＡ ＩＮ／ＯＵＴ端子２２に接続されたセンス増幅
器（図示さてていない）によって検出される。

【００１２】書込み又はプログラムモードにおいて、語
線デコーダ１６は、線２０ｒ上の語線アドレス信号に及
び読出し／書込み／消去制御回路２１からの信号に応答
して、予選択正第１プログラミング電圧Ｖｐ１（約＋１
２Ｖ）を、選択制御ゲート１４を含む、選択語線１５に
印加するように機能する。列デコーダ１９もまた、第２
プログラミング電圧Ｖｐ２（約＋５Ｖから＋１０Ｖ）を
選択ドレイン−列線１８、したがって、選択セル１０の
ドレイン１２に印加するように機能する。ソース線１７
は、接地電圧であるこがある基準電圧Ｖｓｓに接続され
る。非選択ドレイン−列線１８の全ては、基準電圧に接
続されるか又は浮動させられる。これらのプログラミン
グ電圧は、選択メモリセル１０のチャネル内に高電流
（ドレイン１２からソース１１へ）条件を生成し、その
結果、ドレイン−チャネル接合近でのチャネルホット電
子の発生、及びチャネル酸化物を横断して選択セル１０
の浮動ゲート１３に注入されるなだれ−降伏電子の発生
を招く。プログラミング時間は、チャネル領域（０Ｖの
Ｖｐ１にある）に対して約−２Ｖから−３Ｖの負プログ
ラム電荷で以て浮動ゲート１３をプログラムするに充分
長いように選択される。実施例の従って製造されたメモ
リセル１０に対しては、制御ゲート１４／語線１５と浮
動ゲート１３との間の結合係数は、約０．６である。選
択制御ゲート１４を含む選択語線１５上の、例えば、１
２Ｖの先行技術のプログラミング電圧Ｖｐ１は、約＋
７．２Ｖの電圧を浮動ゲート１３上に印加する。浮動ゲ
ート１３（約＋７．２Ｖにある）と接地（約０Ｖ）ソー
ス線１７との間の電圧差は、選択又は非選択セル１０の
浮動ゲート１３を充電するためにソース１１と浮動ゲー
ト１３との間のゲート酸化物を横断してファウラーノル
ドハイムのトンネル電流を起こさせるには不充分であ
る。選択セル１０の浮動ゲート１３は、プログラミング
中に注入されたホット電子で以て充電され、これらの電
子が、立ち代わって、選択セル１０の浮動ゲート１２下
のソース−ドレイン通路を不導通にし、この状態が
「０」ビットとして読み出される。非選択セル１０は、
浮動ゲート１３下に導通のままであるソース−ドレイン
通路を有し、これらのセル１０が「１」として読み出さ
れる。

【００１３】フラッシュ−消去モードにおいては、列デ
コーダ１９は、全てのドレイン−列線１８を浮動してい
る（「オフ」状態にバイアスされている電界効果トラン
ジスタのような高インピーダンスに接続されている）ま
まさせるように機能する。語線デコーダ１６は、全ての
語線１５は、接地であることがある基準電圧Ｖｓｓに接
続するように機能する。列デコーダ１９は、また、高正
電圧Ｖｅｅ（約＋９Ｖから＋１５Ｖ）を全てのソース線
１７に接続するように機能する。これらの消去電圧は、
ファウラー・ノルドハイムのトンネル電流を生成し、こ
れが浮動ゲート１３から電荷を転送し、メモリセル１０
を消去する。

【００１４】便利のために、読出し、書込み、消去電圧
を下の表１に与える。

【００１５】

【表１】

【００１６】多くの先行技術フラッシュＥＰＲＯＭは、
１６ビット語（２バイト）を使用して１６セルを１回に
プログラムされる。これらのフラッシュＥＰＲＯＭの多
くは、僅か８セル（１バイト）幅のポリシリコンストリ
ップである語線１５／制御ゲート１４を有する。１６ビ
ット語のプログラミング中、２本のこのようなストリッ
プが、同時に、プログラミング電圧Ｖｐ１へ立ち上げら
れる。既知の先行技術においては、もし１つの１６ビッ
ト語のプログラミングにおいて誤りが発見されると、た
とえ或る浮動ゲート１３が依然として充分に充電されて
いても、その１６ビット語を記憶している全てのセル１
０が再プログラムされる。その再プログラミングは、オ
ーバープログラムする、すなわち、これらのセル１０の
浮動ゲート１３上に過剰電荷を印加する傾向がある。ま
た、共通列線１８を共用するセル１０は不必要なドレイ
ン電圧応力を受け易く、これがプログラムセル１０の浮
動ゲートを放電させる。

【００１７】図２の回路は、語線デコーダ１６及び制御
回路２１内に物理的に配置されている。検証レジスタＶ
ＥＲＩＦＹ ＲＥＧＩＳＴＥＲ副回路は、本発明の回路
及び方法のｘ１６応用に使用される１６の同等な回路の
１つである。ＶＥＲＩＦＹ副回路は、ｘ１６応用の使用
される２つのうちの１つである。

【００１８】図２を再び参照すると、メモリのセンス増
幅器からの端子ＤＯＵＴＯにおける「０］又は「１］
は、端子ＤＡＴＡにおいて検証されかつラッチされる。
プログラムされるべき「０」又は「１」は、入力バッフ
ァから端子ＤＡＴＡ０において取り上げられ、制御回路
２１からの信号ＬＤＬＤＡＴによってラッチされる。Ｄ
ＡＴＡ０における単データ片が、ＶＤＡＴＡ端子におけ
る単データ片とＮＯＲ回路ＮＯ３によって比較される。
１６ビット又は２バイトの各々が、図２に示された１６
の同等の副回路ＶＥＲＩＦＹ ＲＥＧＩＳＴＥＲ及び２
つの同等のＶＥＲＩＦＹ副回路を使用して同時に比較さ
れる。

【００１９】セル１０がプログラムされているか否かを
判定するために（各プログラミング／再プログラミング
サイクル中）、このメモリアレイが読み出され、その情
報が、検証−ラッチ端子ＶＦＹＬＡＴを通しての制御回
路２１からの信号によってラッチ回路Ｌ１内にラッチさ
れる。この情報は、ＮＡＮＤ回路ＮＯ３によって、ラッ
チ回路Ｌ２内にあり、端子ＬＤＬＤＡＴを通しての制御
回路２１からの情報によってラッチされた情報と比較さ
れる。もし両ラッチ内の情報が同じであるならば、信号
が端子ＶＥＲＩＦＹを経由して制御回路２１に送られ、
かつ制御回路はセル１０をプログラムしない。

【００２０】これらの回路の各々は、トランジスタＭＮ
１０を有し、このトランジスタは、そのソース−ドレイ
ン通路を、基準電圧Ｖｓｓとプログラムされているバイ
トを含む８つのセルのポリシリコン語線１５との間に結
合されている。各トランジスタＭＮ１０のゲートは、ラ
ッチＬ２の出力に結合されている。もしラッチＬ２のど
らかが「１］を記憶するならば、そのポリシリコン語線
１５は基準電圧Ｖｓｓに結合される。

【００２１】プログラミングモードにおいて、信号ＰＶ
ＣＴＲは高く、プログラム検証通路を選択する。信号Ｅ
ＶＣＴＲは低い。ＤＡＴＡ０上の入力データは、信号Ｌ
ＤＬＤＡＴによってラッチされる。これが、接続点Ｎ１
８を「１」にさせる。アレイは、次いで、プログラミン
グに対して検証され、アレイ状態が、信号ＶＦＹＬＡＴ
を高く取ることによって、信号ＤＯＵＴ０から読み出さ
れる。

【００２２】もしアレイがプログラムされるならば
（「０］を読み出す）、信号ＶＤＡＴＡは低い。接続点
Ｎ１３は、ＮＡＮＤゲートＮＯ３によって高へ駆動され
る。接続点Ｎ１１は低い。トランジスタＭＮ１６は導通
しない。もし全ての８セル１０が「０」で以てプログラ
ムされがと正しく検証されるならば、信号ＦＣＯＭは低
へ引かれることはない。信号ＶＦＹＬＡＴは検証動作の
終端で低へ遷移してＤＯＵＴ０及びＦＣＯＭの状態をラ
ッチする。

【００２３】もしアレイがプログラムされないならば
（「１］を読み出す）、信号ＶＤＡＴＡは高い。これが
接続点Ｎ１３を低、接続点Ｎ１１を高へ駆動し、それ
で、トランジスタＭＮ１６が信号ＦＣＯＭは低へ引き、
かつ信号ＶＥＲＩＦＹＬを高へ引く。信号ＶＥＲＩＦＹ
Ｌは、制御回路２１に他んぽプログラムサイクルを発射
させる。

【００２４】消去サイクルについては、アレイは、ま
ず、制御回路２１によってプログラム状態へ初期化され
る。制御回路２１は、ＲＳＴＤＡＴ信号を明言して全て
の接続点Ｎ１８を「１」状態にリセットし、プログラム
検証サイクルが先に述べたように遂行される。完了の
後、ＳＥＴＤＡＴ信号が全ての接続点Ｎ１８を「０」状
態へ初期化し、ＥＶＣＴＲを高かつＰＶＣＴＲを低へセ
ットすることによって証拠検証へ入る。

【００２５】もしアレイ内のどのセル１０も消去されな
いならば、信号ＤＯＵＴ０は「０」であり、したがっ
て、信号ＶＤＡＴＡは「０」である。ＮＯＴゲートＮＲ
５が接続点Ｎ１７を高へ駆動し、これが信号ＦＣＯＭを
低へかつ信号ＶＥＲＩＦＹＬを高へ引く。これが、制御
回路２１に消去パルスを発射させ、そのサイクルが繰り
返される。

【００２６】もし全てのセル１０が消去されているなら
ば、信号ＤＯＵＴ０は「１」、したがって、ＶＤＡＴＡ
が「１」である。ＮＯＲゲートＮＲ５は接続点Ｎ１７を
低へ駆動する。信号ＦＣＯＭは高を保ち、信号ＶＥＲＩ
ＦＹＬは低を保つ。これが、制御回路２１に、アドレス
指定されたセル１０が消去されていることを指示する。

【００２７】

【発明の効果】本方法は、「１」を読み出すセル１０の
全てを消去する先行技術を含む。先行技術におけるよう
に、また、メモリは、例えば、１６セルを（１６語又は
２バイト増分によって）１回にプログラムされる。先行
技術におけるように、検証ステップは、例えば、１６ビ
ット語によってメモリを読み出すことによって、「０］
を読み出すようにプログラムされたセルの全てが実際に
「０」を読み出すことを検証するために各１６ビット語
をデータベースと比較することによって、遂行される。
もしメモリが検証試験を通過するならば、そのプロセス
を完了する。しかしもしメモリが検証試験を失敗するな
らば、２つのセルのどちらが「０」にプログラムするの
に失敗したかについての判定が行われる。もし両バイト
が「０」にプログラムするのに失敗したセルを有するな
らば、両バイトの失敗したセルのみが再プログラムされ
る。しかしながら、もし１つのみのバイトが失敗するな
らば、健全バイトへの語線プログラミング電圧接続が除
去され、失敗バイトの失敗セルのみが再プログラミング
される。

【００２８】要約すると、本発明のオーバープログラミ
ング防止方法は、浮動ゲートメモリセルの複数の行を消
去し、複数の行のうちの少なくとも１本の行内の選択セ
ルに第１時間中プログラミングし、この第１時間中のプ
ログラミングは同時に遂行され、複数のセルの各々のプ
ログラム状態を判定するためにセルの複数の行を読み出
し、複数のセルの各々を複数のセルの各々についての状
態を指示するデータベースと比較し、もし比較するステ
ップがセルのプログラム状態が正しくないことを指示す
るならば、そのセルを、複数の行内どの他のセルも同時
にプログラミングすることなく、第２時間中にプログラ
ミングする。

【００２９】本発明の方法は、先行プログラミング中に
「０」で既にプログラムされているセルを再プログラム
しないことによって、本方法は、また、失敗セルを検証
し、失敗セルのみを再プログラミングさせるようにす
る。全ての場合において、「１」の代わりに、「０」の
みをプログラムさせる。

【００３０】本発明は、図解の実施例に関して説明され
たが、この説明は限定的意味に解釈されることを意図し
ていない。本説明を参照するならば、図解の実施例の種
々の変形だけでなく本発明の他の実施例もは当業者にと
って明白である。添付の特許請求の範囲は、本発明の精
神と範囲に属するいかなるこのような変形又は実施例を
も包含することと考える。

【００３１】以上の説明に関して更に以下の項を開示す
る。

【００３２】（１） 浮動ゲートセルの列と行を有する
メモリ内のオーバープロググラミング防止方法であっ
て、前記セルの複数の行を消去するステップ、前記複数
の行の少なくとも１つの前記セル内の選択セルに第１時
間中プログラミングするステップ、前記複数のセルの各
々のプログラム状態を判定するためにセルの前記複数の
行を読み出すステップ、前記複数のセルの各々について
の状態を指示するデータベースと前記複数のセルの各々
を比較するステップ、もし前記比較するステップが前記
セルの状態が正しくないことを指示するならば、そのセ
ルを前記複数の行内どの他のセルも同時にプログラミン
グすることなく第２時間中にプログラミングするステッ
プを含む方法。

【００３３】（２） 第１項記載の方法において、前記
浮動ゲートセルは制御ゲートを含み、前記行内の８つの
前記セルの前記制御ゲートはドープポリシリコンのスト
リップから形成される、方法。

【００３４】（３） 第１項記載の方法において、前記
浮動ゲートセルは制御ゲートを含み、前記行内の８つの
前記セルの前記制御ゲートはドープポリシリコンのスト
リップから形成され、８つの前記セルの２つのこのよう
な群が前記第１時間中にプログラムされる、方法。

【００３５】（４） 第１項記載の方法において、前記
浮動ゲートセルは制御ゲートを含み、前記行内の８つの
前記セルの前記制御ゲートはドープポリシリコンのスト
リップから形成され、８つの前記セルの２つのこのよう
な群が前記第１時間中にプログラムされる、８つの前記
セルの前記群の１つの前記制御ゲートは前記第２時間中
にプログラミング電圧を受ける、方法。

【００３６】（５） 第１項記載の方法であって、前記
セルの全てが前記正しい状態にプログラムされるまで繰
り返される方法。

【００３７】（６） 第１項記載の方法であって、前記
セルは「１」を読み出すように消去される、方法。

【００３８】（７） 第１項記載の方法であって、前記
セルは「０」を読み出すように消去される、方法。

【００３９】（８） 第１項記載の方法であって、前記
データベースは少なくとも１つのラッチを含む、方法。

【００４０】（９） 第１項記載の方法であって、前記
読み出すステップは前記少なくとも１つのラッチ内に前
記プログラムを記憶することをを含む、方法。

【００４１】（１０） 浮動ゲートセルの列と行を有す
るメモリをプロググラミング防止方法であって、前記セ
ルを消去するステップ、第１時間選択セルに対するプロ
グラミングするステップであって、前記第１時間中のプ
ログラミングは同時に遂行される、前記プログラミング
するステップ、前記セルの各々のプログラム状態を判定
するために前記セルを読み出すステップ、前記セルの各
々についての状態を指示するデータベースと前記セルの
各々を比較するステップ、もし前記比較するステップが
前記セルの状態が正しくないことを指示するならば、そ
のセルをどの他の前記セルも同時にプログラミングする
ことなく第２時間中にプログラミングするステップを含
む方法。

【００４２】（１１） 第１０項記載の方法において、
前記浮動ゲートセルは制御ゲートを含み、前記行内の８
つの前記セルの前記制御ゲートはドープポリシリコンの
ストリップから形成される、方法。

【００４３】（１２） 第１０項記載の方法において、
前記浮動ゲートセルは制御ゲートを含み、前記行内の８
つの前記セルの前記制御ゲートはドープポリシリコンの
ストリップから形成され、８つの前記セルの２つのこの
ような群が前記第１時間中にプログラムされる、方法。

【００４４】（１３） 第１０項記載の方法において、
前記浮動ゲートセルは制御ゲートを含み、前記行内の８
つの前記セルの前記制御ゲートはドープポリシリコンの
ストリップから形成され、８つの前記セルの２つのこの
ような群が前記第１時間中にプログラムされる、８つの
前記セルの前記群の１つの前記制御ゲートは前記第２時
間中にプログラミング電圧を受ける、方法。

【００４５】（１４） 第１０項記載の方法であって、
前記セルの全てが前記正しい状態にプログラムされるま
で繰り返される方法。

【００４６】（１５） 第１０項記載の方法であって、
前記セルは「１」を読み出すように消去される、方法。

【００４７】（１６） 第１０項記載の方法であって、
前記セルは「０」を読み出すように消去される、方法。

【００４８】（１７） 第１０項記載の方法であって、
前記データベースは少なくとも１つのラッチを含む、方
法。

【００４９】（１８） 第１０項記載の方法であって、
前記読み出すステップは前記少なくとも１つのラッチ内
に前記プログラムを記憶することをを含む、方法。

【００５０】（１９） オーバープロググラミング防止
方法は、浮動ゲート１３メモリセル１０の複数の行１５
を消去し、複数の行１５の少なくとも１つの内の選択セ
ルを第１時間中にプログラミングし、第１時間中のプロ
グラミングは同時に遂行され、セル１０の各々のプログ
ラム状態を判定するためにセル１０の複数の行１５を読
み出し、複数のセル１０の各々を、複数のセル１０の各
々にとっての正しい状態を指示するデータベースと比較
し、もし前記比較するステップがセル１０のプログラム
状態が正しくないことを指示するならば、そのセル１０
を複数の行１５内どの他のセル１０も同時にプログラミ
ングすることなく第２時間中にプログラミングすること
を含む。

【図面の簡単な説明】

【図１】本発明の方法が使用される例示フラッシュＥＰ
ＲＯＭの一部ブロック形式を含む電気回路図、

【図２】本発明と共に使用される例示的回路の電気回路
図。

【符号の説明】 １０ 浮動ゲートゲートトランジスタ又はセル １１ ソース １２ ドレイン １３ 浮動ゲート １４ 制御ゲート １６ 語線デコーダ １７ ソース線 １８ ドレイン−列線 １９ 列デコーダ ２１ 制御回路

フロントページの続き (72)発明者 サング − ウェイ リン アメリカ合衆国テキサス州ヒューストン, グランド ノウルズ ドライブ 8423 (72)発明者 ファット シー．トルオング アメリカ合衆国テキサス州ヒューストン, バル ビスタ 15815 (72)発明者 ティー．ダモダー レディ インド国アンドラ プラデシュ，ナルゴン ダ，ビア ナムパリィ，ラブリィ（番地な し)

Claims (1)

【特許請求の範囲】
1. 【請求項１】 浮動ゲートセルの列と行を有するメモリ
   内のオーバープロググラミング防止方法であって、 前記セルの複数の行を消去するステップ、 前記複数の行の少なくとも１つの前記セル内の選択セル
   に第１時間中プログラミングするステップ、 前記複数のセルの各々のプログラム状態を判定するため
   にセルの前記複数の行を読み出すステップ、 前記複数のセルの各々についての状態を指示するデータ
   ベースと前記複数のセルの各々を比較するステップ、 もし前記比較するステップが前記セルの状態が正しくな
   いことを指示するならば、そのセルを前記複数の行内ど
   の他のセルも同時にプログラミングすることなく第２時
   間中にプログラミングするステップを含む方法。