JPH10125099A - フラッシュｅｅｐｒｏｍの閾値電圧を検査および調整する方法とシステム - Google Patents

フラッシュｅｅｐｒｏｍの閾値電圧を検査および調整する方法とシステム

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JPH10125099A
JPH10125099A JP27614197A JP27614197A JPH10125099A JP H10125099 A JPH10125099 A JP H10125099A JP 27614197 A JP27614197 A JP 27614197A JP 27614197 A JP27614197 A JP 27614197A JP H10125099 A JPH10125099 A JP H10125099A
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voltage
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ティー．サン ケマル
Cetin Kaya
カヤ セティン
Freidoon Mehrad
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Abstract

(57)【要約】 【課題】 閾値電圧の分布が圧縮され漏洩電流の少ない
フラッシュＥＥＰＲＯＭの閾値電圧を検査および調整す
る方法とシステムを提供する。 【解決手段】 このシステムは、複数個のセル列を備え
たメモリ・セル・アレイ５を有する。セル列のおのおの
は、複数個のメモリ・セル１０を有する。メモリ・セル
１０のおのおのは、制御ゲート端子１４と、ドレイン端
子１２と、ソース端子１１とを有する。ワード線路デコ
ーダ１６と、列デコーダ１９と、マイクロプロセッサ２
１とを有する制御システムは、メモリ・セル１０のそれ
ぞれの端子に選定された電圧を供給し、および圧縮検証
のために複数個のセル列の１つを選定する。検出器３０
は、選定されたセル列のメモリ・セル１０のいずれが予
め定められた正電圧以下の閾値電圧を有するかを判定
し、そして出力信号を制御システムに供給する。前記制
御システムは、検出器３０の出力信号に応答して、選定
されたセル列のメモリ・セル１０のそれぞれの閾値電圧
を増加させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は全体的にいえば、不
揮発性メモリ・デバイスに関する。さらに詳細にいえ
ば、本発明はフラッシュＥＥＰＲＯＭの閾値電圧を検査
および調整する方法とシステムに関する。
【０００２】浮動ゲート・トランジスタを備えた電気的
に消去可能でプログラム可能な読み出し専用メモリ（Ｅ
ＥＰＲＯＭ）デバイスの利用は、十分に確立されてい
る。これらのデバイスでは、ビットのおのおのは電界効
果トランジスタ（ＦＥＴ）により表示される。この電界
効果トランジスタのポリシリコン浮動ゲートは酸化物の
層で取り囲まれており、そしてこの酸化物層がポリシリ
コン浮動ゲートをポリシリコン制御ゲートおよび基板か
ら分離している。浮動ゲートは帯電することができ、そ
してこの帯電した状態はプログラムされた状態（論理レ
ベル１の状態）を表す。一方、浮動ゲートが帯電してい
ない状態は消去された状態（論理レベル０の状態）を表
す。
【０００３】プログラムされた状態では、ＦＥＴの閾値
電圧は消去された状態の閾値電圧よりも高い。このこと
により、ビットまたはセルの状態を検知する装置を得る
ことができる。
【０００４】フラッシュＥＥＰＲＯＭと呼ばれている種
類のＥＥＰＲＯＭでは、セルは大きなブロックで同時に
電気的に消去される。フラッシュＥＥＰＲＯＭで起こる
問題点の１つは、セルが過剰に消去されることである。
過剰に消去されたセルの浮動ゲートは正電荷を備え、そ
のために制御ゲートに電圧を加えていなくても、浮動ゲ
ートの下のチャンネルが導電状態になることがある。こ
のために漏洩電流が生じ、そしてこの漏洩電流により、
その列の中で並列に接続された他のセルの正確な読み出
しを妨害することがある。
【０００５】過剰に消去されることを防止する１つの方
法は、すべてのセルが消去されたかどうかを判定するた
めに、それぞれの段階の後に検査を行う段階において、
光消去パルスを加えてセルを消去する方法である。けれ
ども、この方法はすべてのセルの閾値電圧が一定の値以
下にすることを保証するが、セルが同じ閾値電圧を有す
るという結果は必ずしも起こらない。その代わり、セル
の物理的特性が異なるために、閾値電圧が中央値のまわ
りに分布することが起こる。この分布は正規分布に似た
分布である。ＥＥＰＲＯＭの全体にわたって均一である
ことを得るために、それぞれの閾値電圧を中央値にでき
るだけ近づけさせ、その分布を圧縮することが望まし
い。
【０００６】ＥＥＰＲＯＭに起こるまた別の問題点は、
セルが受けることができるプログラミング・消去のサイ
クルの総数が制限されることである。アレイがフラッシ
ュ消去された後、選定されたセルに対しプログラム段階
が実行される時、選定されたセルのビット線路に加えら
れる高いバイアス電圧のために、この選定されたセルと
同じ列の中の低い閾値電圧を有する他のセルに漏洩電流
を導電させることがある。ビット線路と浮動ゲートとの
間の電位結合と短チャンネル効果とのために、もし選定
されたセルと同じ列の中のセルが正の閾値電圧を有して
いても、この漏洩は起こることがある。
【０００７】プログラミングの期間中に漏洩電流が流れ
ると、電子は高い電圧のドレイン・チャンネル接合に衝
突し、そのために浮動ゲートとチャンネルを分離してい
る酸化物層の下に電子・ホールの対が生じる。これらの
電子・ホール対は酸化物層の中に捕獲され、それにより
界面状態すなわち捕獲状態が発生し、そして酸化物電荷
が発生する。次に、この酸化物層が基板と相互作用する
ことによりコンデンサのように動作し、チャンネルから
浮動ゲートを遮蔽する。これらの現象はセルの相互コン
ダクタンスを次第に減少させる原因となる。相互コンダ
クタンスが減少すると、セルがオンになった時、期待さ
れた大きさの電流を導電させることができなく、その結
果、セルのビット値の正確な読み出しができなくなり、
したがってそのチップは故障したチップになる。
【０００８】
【課題を解決するための手段】したがって、先行技術の
欠点および欠陥を解決した、フラッシュＥＥＰＲＯＭの
閾値電圧を検査および調整する方法とシステムを得るこ
とが要望されている。
【０００９】本発明により、フラッシュＥＥＰＲＯＭの
閾値電圧を検査および調整するシステムが得られる。こ
のシステムは、複数個のセル列を備えたメモリ・セル・
アレイを有する。これらのセル列のおのおのは、複数個
のメモリ・セルを有する。そしてこれらのメモリ・セル
のおのおのは、制御ゲート端子と、ドレイン端子と、ソ
ース端子とを有する。制御システムは、メモリ・セルの
それぞれの端子に選定された電圧を供給し、そして圧縮
検証のために複数個のセル列の１つを選定する。検出器
は、選定されたセル列のメモリ・セルの任意の１つのメ
モリ・セルが予め定められた正電圧以下の閾値電圧を有
するかどうかを判定し、そして出力信号を生ずる。
【００１０】１つの実施例では、検出器の出力信号を受
け取るように制御システムが動作することができ、そし
て検出器の出力信号に応答して、選定されたセル列のメ
モリ・セルのそれぞれの閾値電圧を増大させるようにこ
の制御システムが動作することができる。
【００１１】本発明に従い、浮動ゲートＥＥＰＲＯＭの
閾値電圧の分布を圧縮する方法がまた得られる。この方
法は、複数個のメモリ・セルを有するセル列を選定する
段階と、選定されたセル列のメモリ・セルのそれぞれの
制御ゲート端子に正制御ゲート電圧を供給する段階と、
選定されたセル列の複数個のメモリ・セルにより導電さ
れる全電流を検出する段階と、この全電流を基準電流と
比較する段階と、この比較段階に応答して選定されたセ
ル列のメモリ・セルのそれぞれの閾値電圧を増大させる
段階とを有する。
【００１２】本発明の１つの技術的な利点は、浮動ゲー
トＥＥＰＲＯＭの閾値電圧の分布を圧縮する方法によ
り、１つのセルがプログラムされる時、隣接するセルか
ら漏洩電流が導電されることを防止することができるこ
とである。また別の技術的利点は、セルが受けることが
できるプログラミングのサイクルの総数を相互コンダク
タンスが劣化することなく増大させることができること
である。なおさらに別の技術的利点は、メモリ・セル・
アレイの全体の検査および調整を高速に完了することが
できることである。さらに別の技術的利点は、セルの読
み出しの期間中、隣接するセルからの漏洩電流が小さ
い、またはないことである。
【００１３】
【発明の実施の形態】添付図面を参照しての下記説明に
より、本発明の目的および利点をさらに完全に理解する
ことができるであろう。
【００１４】本発明の好ましい実施例およびその利点
は、図１〜図３を参照することにより最もよく理解する
ことができる。これらの図面において、同等の部品およ
び対応する部品には同等な番号が付されている。
【００１５】図１は、メモリ・チップの中のメモリ・セ
ルのアレイ５を例示した図である。アレイ５が動作する
ことにより、２進データを記憶すること、読み出すこ
と、および消去することができる。アレイ５の中のセル
のおのおのは、ソース１１と、ドレイン１２と、浮動ゲ
ート１３と、制御ゲート１４とを有する浮動ゲート・ト
ランジスタ１０である。セル１０は、ワード線路デコー
ダ１６と、列デコーダ１９と、マイクロプロセッサ２１
と、列デコーダ１９に接続された電流比較器３０とを有
する、制御システムにより制御される。１つの行の中の
セル１０の制御ゲート１４のおのおのはワード線路１５
に接続され、そしてワード線路１５はワード線路デコー
ダ１６に接続される。１つの行のセル１０の中のソース
１１のおのおのは、ソース線路１７に接続される。１つ
の列のセル１０の中のドレイン１２のおのおのは、ドレ
イン・列線路１８に接続される。このドレイン・列線路
はまた、ビット線路としても知られている。ドレイン・
列線路１８は、列デコーダ１９に接続される。ソース線
路１７のおのおのは、共通列線路１７ａにより、列デコ
ーダ１９に接続される。マイクロプロセッサ２１は、列
デコーダ１９およびワード線路デコーダ１６と通信す
る。とりわけマイクロプロセッサ２１は、データがセル
１０に記憶されるべきか、またはセル１０から消去され
るべきか、またはセル１０から読み出されるべきかを決
定する。
【００１６】図２は、図１のメモリ・セル・アレイ５に
用いられる形式の典型的な浮動ゲート・セル１０の横断
面図である。ソース１１およびドレイン１２は、半導体
基板２３の中に不純物を拡散することにより作成され
る。半導体基板２３にはもともと不純物が添加されてい
るが、その添加されている不純物はソース１１およびド
レイン１２を作成するのに用いられる不純物とは反対形
の不純物である。基板２３の中のソース１１とドレイン
１２との間の領域は、セル・チャンネル２４である。浮
動ゲート１３は、ゲート絶縁体２５によりチャンネル２
４から絶縁されたポリシリコン層により作成される。ポ
リシリコン制御ゲート１４は、レベル間絶縁体２６によ
り浮動ゲート１３から絶縁される。ポリシリコン制御ゲ
ート１４は、図１のワード線路１５に接続される。
【００１７】図３は、メモリ・セル・アレイ５のプログ
ラム消去サイクルの図である。このプログラム消去サイ
クルは、本発明による圧縮検証段階を有している。この
方法は段階１００で開始する。典型的な場合、メモリ・
セル・アレイ５の最初の使用の前に、紫外放射線で照射
することによりアレイが完全に消去される。この照射に
より、アレイ５の中の浮動ゲート１３からすべての電化
が消失する。
【００１８】この方法は段階１０２に進む。段階１０２
では、アレイ５の中の選定されたセル１０が論理レベル
１の状態にプログラムされる。この段階において、ワー
ド線路デコーダ１６が線路２０ｒのワード線路アドレス
信号とマイクロプロセッサ２１からの信号とに応答して
機能することにより、選定されたセル１０に対するワー
ド線路１５を予め選定された第１プログラミング電圧Ｖ
ｐ１にする。予め選定された第１プログラミング電圧Ｖ
ｐ１は、この実施例では約＋１２Ｖである。列デコーダ
１９がまた機能することにより、選定されたセル１０に
対するビット線路１８を第２プログラミング電圧Ｖｐ２
（約＋３Ｖないし＋１０Ｖ）にする。ソース線路１７は
基準電圧Ｖssに接続される。基準電圧Ｖssは、アースで
あることができる。選定されていないすべてのビット線
路１８は、基準電圧Ｖssに接続される、または浮動状態
にされる。
【００１９】これらのプログラミング電圧は、選定され
たメモリ・セル１０のチャンネルの中に大きなドレイン
・ソース電流を生じ、その結果ドレイン・チャンネル接
合の近傍にチャンネル・ホット電子およびアバランシェ
・ブレークダウン電子が発生する。これらの電子はは、
チャンネル酸化物を通って、選定されたセル１０の浮動
ゲート１３に注入される。プログラミング時間は、チャ
ンネル領域に関し約−２Ｖないし−６Ｖの負プログラム
電荷で浮動ゲート１３をプログラムするのに十分に長い
ように選定される。
【００２０】選定されたセル１０の浮動ゲート１３は、
プログラミングの期間中に注入されたホット電子により
帯電される。次にこれらのホット電子は、下記で説明さ
れる読出し段階の期間中、選定されたセル１０の浮動ゲ
ート１３の下のソース・ドレイン路を非導電状態にす
る。この非導電状態は、論理レベル１の状態と解釈され
る。選定されないセル１０の浮動ゲート１３の下のソー
ス・ドレイン路は、読出し段階の期間中、導電状態のま
まである。この導電状態は、論理レベル０の状態と解釈
される。
【００２１】この例示された実施例に従って製造された
メモリ・セル１０の場合、制御ゲート１４と浮動ゲート
１３との間の結合係数は約０．６である。したがって、
選定されたワード線路１５と制御ゲート１４の＋１２Ｖ
のプログラミング電圧Ｖｐ１は、選定された浮動ゲート
１３を約＋７．２Ｖの電圧にする。浮動ゲート１３とア
ースされたソース線路１７との間のこの電位差は、ソー
ス１１と浮動ゲート１３との間のゲート酸化物を通して
ファウラ・ノルトハイム・トンネル電流により、選定さ
れたまたは選定されないセル１０の浮動ゲート１３を帯
電させるのには不十分である。
【００２２】アレイ５の中の選定されたすべてのセル１
０がプログラムされた後、したがってアレイ５の中に１
ブロックの２進データが記憶された後、この方法は段階
１０４に進む。段階１０４では、アレイからのデータが
読み出され、そしてこのデータがその予定された目的の
ために用いられる。この段階では、ワード線路デコーダ
１６が線路２０ｒのワード線路アドレス信号とマイクロ
プロセッサ２１からの信号とに応答して機能することに
より、予め選定された正電圧Ｖccを選定されたワード線
路に送る。この電圧は、消去された状態にあるトランジ
スタ１０の閾値電圧よりは高く、そしてプログラムされ
た状態にあるトランジスタ１０の閾値電圧よりは低いよ
うに選定される。この実施例では、Ｖccは約＋４Ｖまた
は＋５Ｖである。ワード線路デコーダはまた、アースの
ような低い電圧を選定されていないワード線路に送る。
【００２３】列デコーダ１９は、予め選定された正電圧
Ｖsen を少なくとも選定されたビット線路１８に送り、
およびアースのような低い電圧をソース線路１７に送
る。この実施例では、正電圧Ｖsen は約＋１Ｖである。
したがって、この選定されたセルは正のドレイン・ソー
ス・バイアスを有する。ワード線路電圧が選定されたセ
ル１０の閾値電圧よりも大きいかまたは小さいかに応じ
て、この選定されたセルは導電状態または非導電状態の
いずれかにあるであろう。ワード線路電圧が選定された
セル１０の閾値電圧よりも大きいかまたは小さいかは、
このセルがプログラムされている（論理レベル１）また
は消去されている（論理レベル０）のいずれであるかに
応じて定まる。
【００２４】列デコーダ１９がアドレス信号線路２０ｄ
の信号に応答して機能することにより、選定されたセル
１０の選定されたビット線路１８をデータ入力／出力端
子２２に接続する。選定されたビット線路１８と選定さ
れたワード線路１５とに接続されたセル１０の導電状態
または非導電状態は、データ入力／出力端子２２に接続
されたセンス増幅器（図示されていない）により検知さ
れる。
【００２５】メモリ・セル・アレイ５が用いられるアプ
リケーションに応じて、処理工程の次の段階に進む前
に、前記の読出し段階を任意の回数だけ実行することが
できる。アレイ５の中のデータが読み出されそして利用
され、そしてそのデータがアレイ５の中にもはや記憶さ
れる必要がないことが決定された後でのみ、この方法は
段階１０４から段階１０６に進む。段階１０６では、セ
ル１０の全部を論理レベル０の状態に設定するために、
アレイ５の全体のフラッシュ消去が実行される。場合に
よっては、消去段階が実行される前にすべてのセル１０
を論理レベル１の状態にプログラムするという事前調整
段階を、この段階の前に行うことができる。
【００２６】消去段階１０６では、列デコーダ１９が機
能することにより、すべてのビット線路１８を浮動状態
のままにする、または「オフ」状態にバイアスされた電
界効果トランジスタのような高インピーダンスに接続す
る。ワード線路デコーダ１６が機能することにより、す
べてのワード線路１５を基準電位Ｖssに接続する。基準
電位Ｖssはアース電位であることができる。列デコーダ
１９が機能することによりまた、高い正電圧Ｖeeをすべ
てのソース線路１７に供給する。この高い正電圧Ｖ
eeは、この実施例では、約＋１０Ｖないし＋１５Ｖの電
圧であることができる。または、Ｖssは負であることが
できる、例えば−９Ｖであることができる。一方、Ｖee
は前記で説明した実施例の電圧よりも低いことができ
る、例えば＋６Ｖであることができる。いずれの場合で
も、浮動ゲートとソースとの間の電位差は同じ極性を有
し、そしてほぼ同じ大きさを有する。Ｖeeは０Ｖすなわ
ちアース電位のように低いことさえ可能であり、したが
って浮動ゲートとソースとの間にほぼ同じ電位差を保持
するために、Ｖssはそれに対応して負の値に設定するこ
とができる。
【００２７】これらの消去電圧はゲート酸化物領域の両
側に十分な電界強度を生じ、それにより浮動ゲート１３
から電荷を転送するファウラ・ノルトハイム（Ｆｏｗｌ
ｅｒ−Ｎｏｒｄｈｅｉｍ）・トンネル電流が発生し、そ
のためにアレイ５の中のそれぞれのメモリ・セル１０が
消去される。ワード線路１５の電位は０Ｖまたは負であ
るから、セル１０は消去期間中非導電状態のままであ
る。この理由により、およびまたドレイン１２が浮動状
態であるという事実により、チャンネル・ホット・キャ
リアは発生しない。
【００２８】また別のフラッシュ消去法は、カヤ（Ｋａ
ｙａ）ほか名で１９９５年６月２７日に発行されそして
本発明の譲渡人と同じ譲渡人に譲渡された、米国特許第
５，４２８，８７８号に開示されている。このフラッシ
ュ消去法は、すべてのセルの閾値電圧が所定のレベル以
下に小さくなったかどうかを決定するためのそれぞれの
段階の後に検査する段階において、光消去パルスを加え
ることを有する。
【００２９】前記で説明した１つの方法または他の多く
の方法に従い、または他の任意の方法を用いて、段階１
０６でフラッシュ消去が実行された後、本発明による圧
縮検証処理工程（ｃｏｍｐａｃｔｉｏｎ ｖｅｒｉｆｙ
ｐｒｏｃｅｓｓ）が段階１０８で開始されて実行され
る。この処理工程の全体的な目的は、閾値電圧のいずれ
が予め定められた電圧以下であるかどうかを決定するた
めに、アレイ５の中のセル１０の閾値電圧を検査するこ
とである。もし閾値電圧のいずれかが予め定められた値
以下であるならば、これらのセル１０の閾値電圧を増加
させるために、下記で説明される圧縮段階を実行するこ
とができる。
【００３０】圧縮検証処理工程が段階１０８で開始す
る。段階１０８では圧縮検証のために、アレイ５の中の
セル１０の第１ビット線路１８すなわち第１列線路が選
定される。この方法は段階１１０に進む。段階１１０で
は、列デコーダ１９は予め選定された正電圧Ｖsen を選
定されたビット線路１８に供給する。この予め選定され
た正電圧Ｖsen は読出し段階１０４の期間中ビット線路
に加えられる読出しドレイン・バイアス電圧であり、そ
してこの実施例では約＋１Ｖである。列デコーダ１９は
また、アースのような低い電圧をソース線路１７に供給
する。ワード線路デコーダ１６は、全部のワード線路１
５を正電圧にする。この実施例では、この正電圧は１Ｖ
から約３．２Ｖまでの範囲の中にあることができる。後
者の値は、消去された閾値電圧分布の最大閾値電圧であ
る。この正電圧は、隣接するセルのプログラミングの期
間中、セル１０に対する損傷を最小にするように選定さ
れる。
【００３１】次に、この方法は段階１１２に進む。段階
１１２では、列デコーダ１９がアドレス線路２０ｄの信
号に応答して機能することにより、選定されたビット線
路１８を電流比較器３０に接続する。選定されたビット
線路１８は、選定された列の中のすべてのセル１０に対
する組み合わされた漏洩電流である電流を導電する。段
階１１４では電流比較器３０は、組み合わされた漏洩電
流を基準電流Ｉref に対して比較する。この実施例で
は、基準電流Ｉref は約８μＡである。判定段階１１６
では電流比較器３０は、この列に対する組み合わされた
漏洩電流が基準電流より大きいかどうかを決定する。
【００３２】もし組み合わされた漏洩電流が基準電流よ
りも大きいならば、それはその列の中の１個または複数
個のセル１０が必要なレベル以下の閾値電圧を有するこ
とを示し、その場合にはこの方法は段階１２２に進む。
段階１２２では、選定された列に対し下記で説明される
圧縮段階が実行される。
【００３３】もし組み合わされた漏洩電流が基準電流よ
りも小さいならば、それは選定された列に対し圧縮が必
要でないことを示し、その場合にはこの方法は判定段階
１１８に進む。段階１１８では、マイクロプロセッサ２
１は検査されるべきさらに多数個の列があるかどううか
を決定する。もしそうならば、その場合にはこの方法は
段階１２０に進む。段階１２０では、アレイ５の中の次
の列が圧縮検証のために選定される。次に、この方法は
段階１１０に進む。段階１１０では、前記で説明された
ように選定された列に対し圧縮検証が実行される。
【００３４】アレイ５の中のすべての列が検査されるま
で、そしてもし必要ならば圧縮されるまで、この処理工
程が繰り返される。判定段階１１８においてもしマイク
ロプロセッサ２１によりアレイ５の中に検査されるべき
列がもはや残っていないと判定されるならば、その場合
にはこの方法は段階１０２に進む。段階１０２では、新
しいブロックのデータを記憶するためにアレイ５を再プ
ログラミングすることができる。
【００３５】アレイ５の中の選定された列に対する閾値
電圧が圧縮されるべきであると判定段階１１６において
判定される時、この方法は段階１２２に進む。段階１２
２では、ワード線路デコーダ１６は線路２０ｒのワード
線路アドレス信号およびマイクロプロセッサ２１からの
信号に応答して機能することにより、すべてのワード線
路１５に予め選定された第１プログラミング電圧Ｖｐ１
を与える。この実施例では、第１プログラミング電圧Ｖ
ｐ１は約＋１Ｖないし＋５Ｖである。列デコーダ１９は
また選定されたビット線路１８に第２プログラミング電
圧Ｖｐ２を与える。この実施例では、第２プログラミン
グ電圧Ｖｐ２は約＋４Ｖないし＋７Ｖである。
【００３６】すべてのソース線路１７は、第３プログラ
ミング電圧Ｖｐ３にまで高くされる。この実施例では、
第３プログラミング電圧Ｖｐ３は約＋１Ｖないし＋２Ｖ
である。圧縮の期間中アレイに対する損傷を小さくする
ために、この正ソース電圧が加えられる。
【００３７】これらのプログラミング電圧は、選定され
た列の中のそれぞれのセル１０のチャンネルの中に比較
的小さな電流（ドレイン１２からソース１１への電流）
状態を生じ、その結果、チャンネル・ホット電子および
アバランシェ・ブレークダウン電子が発生し、そしてこ
れらの電子がチャンネル酸化物を通ってセル１０の浮動
ゲート１３に注入される。列の中のすべての浮動ゲート
１３から好ましくない正電荷を除去するために、および
閾値電圧分布を圧縮するために、圧縮時間は十分に長く
選定される。この実施例では、圧縮時間は１ミリ秒の程
度であり、この期間中に全体の列が圧縮される。もちろ
ん、小さなプログラミング電圧Ｖｐ１により、セル１０
の浮動ゲート１３を帯電させるのに十分なファウラ・ノ
ルトハイム・トンネル電流が、ソース１１と浮動ゲート
１３の間のゲート酸化物を通して流れることはない。け
れども、圧縮の期間中に注入されるホット電子により、
セル１０の浮動ゲート１３はゆっくりと帯電される。
【００３８】選定された列に対する閾値電圧が圧縮され
た後、この方法は段階１１８に進む。段階１１８では、
アレイ５の中に検査されるべき多数個の列が残っている
かどうかが判定される。すべての列が検査されたなら
ば、そしてもし必要ならば圧縮されたならば、この方法
は段階１０２に戻る。段階１０２では、新しいブロック
のデータを記憶するために、アレイ５を再プログラミン
グすることができる。
【００３９】アレイ５のすべてのフラッシュ消去の後、
圧縮検証段階および圧縮段階が前記で説明されたように
実行される時、プログラムされたセルと同じ列の中のセ
ルは、大幅に大きな漏洩電流を導電することはない。そ
の結果、圧縮検証段階および圧縮段階がない場合に比べ
て、酸化物の帯電はセルの中で遥かにゆっくりと行われ
る。このことによりセルの相互コンダクタンスの劣化が
遅くなり、そしてセルが十分に動作可能の状態を保った
ままで、セルが受けるプログラム消去サイクルの総数が
増大する。
【００４０】本発明が前記において詳細に説明された
が、本発明の範囲内において他の種々の変更の可能であ
ることは当業者には容易に理解されるであろう。
【００４１】以上の説明に関して更に以下の項を開示す
る。 （１） 複数個のセルの中の１つのセルを選定する段階
と、前記選定されたセルが予め定められた正電圧よりも
小さな閾値電圧を有するかどうかを判定する段階と、前
記判定段階に応じてセルの閾値電圧を増大させる段階
と、を有する、浮動ゲートＥＥＰＲＯＭの中の複数個の
セルの閾値電圧分布を圧縮する方法。
【００４２】（２） 第１項記載の方法において、複数
個のセルをフラッシュ消去する段階をさらに有する、前
記方法。 （３） 第１項記載の方法において、前記判定段階がセ
ルの制御ゲートに正制御ゲート電圧を加える段階と、セ
ルにより導電される電流を計測する段階と、を有する、
前記方法。
【００４３】（４） 第３項記載の方法において、前記
判定段階が前記正制御ゲート電圧よりも小さい正ドレイ
ン電圧をセルのドレインに加える段階をさらに有する、
前記方法。 （５） 第３項記載の方法において、前記判定段階がセ
ルによって導電される電流を基準電流と比較する段階を
さらに有する、前記方法。
【００４４】（６） 第１項記載の方法において、前記
増大段階が正ドレイン電圧をセルのドレインに加える段
階と、正ソース電圧を選定されたセルのソースに加える
段階と、正制御ゲート電圧をセルの制御ゲートに加える
段階と、を有する、前記方法。
【００４５】（７） 複数個のメモリ・セルを有するセ
ルの列を選定する段階と、正制御ゲート電圧を選定され
たセル列のメモリ・セルのおのおのの制御ゲート端子に
加える段階と、選定されたセル列の複数個のメモリ・セ
ルによって導電される全電流を検出する段階と、前記全
電流を基準電流と比較する段階と、前記比較段階に応答
して、選定されたセル列の複数個のメモリ・セルのそれ
ぞれの閾値電圧を増大させる段階と、を有する、浮動ゲ
ートＥＥＰＲＯＭの閾値電圧分布を圧縮する方法。
【００４６】（８） 第７項記載の方法において、前記
選定段階が共通ビット線路に接続された複数個のメモリ
・セルを有するセル列を選定する段階を有する、前記方
法。 （９） 第７項記載の方法において、浮動ゲートＥＥＰ
ＲＯＭをフラッシュ消去する段階をさらに有する、前記
方法。 （１０） 第７項記載の方法において、正制御ゲート電
圧が正ドレイン電圧よりも大きくないとして、正ドレイ
ン電圧をセルのドレイン端子に加える段階をさらに有す
る、前記方法。
【００４７】（１１） 第７項記載の方法において、前
記増大段階が選定されたセル列の複数個のメモリ・セル
のそれぞれのソース端子に正電圧を加える段階と、選定
されたセル列の複数個のメモリ・セルのそれぞれのドレ
イン端子に正ドレイン電圧を加える段階と、選定された
セル列の複数個のメモリ・セルのそれぞれの制御ゲート
端子に正制御ゲート電圧を加える段階と、を有する、前
記方法。
【００４８】（１２） 複数個のセル列を有するメモリ
・セル・アレイであって、前記セル列のおのおのが複数
個のメモリ・セルを有し、および前記メモリ・セルのお
のおのが制御ゲート端子とドレイン端子とソース端子と
を有する、前記メモリ・セル・アレイと、メモリ・セル
のそれぞれの端子に選定された電圧を加えるように動作
することができ、および複数個のセル列の中の１つのセ
ル列を選定するように動作することができる、制御シス
テムと、選定されたセル列のメモリ・セルの中の任意の
１つのメモリ・セルが予め定められた正電圧以下の閾値
電圧を有しているかどうかを判定するように動作するこ
とができ、および出力信号を発生するように動作するこ
とができる、検出器と、を有する、フラッシュＥＥＰＲ
ＯＭの閾値電圧を検査および調整するシステム。
【００４９】（１３） 第１２項記載のシステムにおい
て、選定されたセル列のメモリ・セルの漏洩電流を検出
するように動作することができ、および前記漏洩電流を
基準電流と比較するように動作することができる、電流
比較器を前記検出器が有する、前記システム。
【００５０】（１４） 第１２項記載のシステムにおい
て、前記制御システムがメモリ・セルの制御ゲート端子
に選定された電圧を加えるように動作することができる
ワード線路デコーダと、前記ワード線路デコーダに電気
的に接続された複数個のワード線路であって、前記ワー
ド線路のおのおのが複数個のメモリ・セルのそれぞれの
制御ゲート端子に電気的に接続される、前記複数個のワ
ード線路と、を有する、前記システム。
【００５１】（１５） 第１４項記載のシステムにおい
て、前記制御システムがメモリ・セルのドレイン端子に
選定された電圧を加えるように動作することができる列
デコーダと、前記列デコーダに電気的に接続された複数
個のビット線路であって、前記ビット線路のおのおのが
複数個のセル列のそれぞれのセル列の中の複数個のメモ
リ・セルのそれぞれのドレイン端子に電気的に接続され
た、前記複数個のビット線路と、をさらに有する、前記
システム。
【００５２】（１６） 第１５項記載のシステムにおい
て、列デコーダに電気的に接続され、およびメモリ・セ
ル・アレイの中のすべてのメモリ・セルのそれぞれのソ
ース端子に電気的に接続された、共通ソース線路をさら
に有する、前記システム。
【００５３】（１７） 第１２項記載のシステムにおい
て、前記制御システムが検出器の出力信号を受け取るよ
うに動作することができ、および前記制御システムが検
出器の出力信号に応答して選定されたセル列のメモリ・
セルのそれぞれの閾値電圧を増加させるように動作する
ことができる、前記システム。
【００５４】（１８） フラッシュＥＥＰＲＯＭの中の
閾値電圧を検査および調整するシステムが開示される。
前記システムは、複数個のセル列を備えたメモリ・セル
・アレイ５を有する。セル列のおのおのは、複数個のメ
モリ・セル１０を有する。メモリ・セル１０のおのおの
は、制御ゲート端子１４と、ドレイン端子１２と、ソー
ス端子１１とを有する。ワード線路デコーダ１６と、列
デコーダ１９と、マイクロプロセッサ２１とを有する制
御システムは、メモリ・セル１０のそれぞれの端子に選
定された電圧を供給し、および圧縮検証のために複数個
のセル列の中の１つを選定する。検出器３０は、選定さ
れたセル列のメモリ・セル１０のいずれが予め定められ
た正電圧以下の閾値電圧を有するかを判定し、そして出
力信号を制御システムに供給する。前記制御システム
は、検出器３０の出力信号に応答して、選定されたセル
列のメモリ・セル１０のそれぞれの閾値電圧を増加させ
る。
【図面の簡単な説明】
【図１】浮動ゲート・メモリ・セル・アレイの一部分が
ブロック線図で示された概要図。
【図２】メモリ・セル・アレイの中に用いられる形式の
典型的な浮動ゲート・メモリ・セルの横断面図。
【図３】本発明によるフラッシュＥＥＰＲＯＭの中の閾
値電圧を検査および調整する方法の流れ図。
【符号の説明】
５ メモリ・セル・アレイ １０ メモリ・セル １１ ソース端子 １２ ドレイン端子 １４ 制御ゲート端子 １５ ワード線路 １６、１９、２１ 制御システム １６ ワード線路デコーダ １８ ビット線路 １９ 列デコーダ ２１ マイクロプロセッサ ３０ 検出器、電流比較器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フレイドーン メーラッド アメリカ合衆国テキサス州プラノ，イーグ ル パス 5008

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 複数個のセルの中の１つのセルを選定す
    る段階と、 前記選定されたセルが予め定められた正電圧よりも小さ
    な閾値電圧を有するかどうかを判定する段階と、 前記判定段階に応じてセルの閾値電圧を増大させる段階
    と、を有する、浮動ゲートＥＥＰＲＯＭの中の複数個の
    セルの閾値電圧分布を圧縮する方法。
  2. 【請求項２】 複数個のセル列を有するメモリ・セル・
    アレイであって、前記セル列のおのおのが複数個のメモ
    リ・セルを有し、および前記メモリ・セルのおのおのが
    制御ゲート端子とドレイン端子とソース端子とを有す
    る、前記メモリ・セル・アレイと、 メモリ・セルのそれぞれの端子に選定された電圧を加え
    るように動作することができ、および複数個のセル列の
    中の１つのセル列を選定するように動作することができ
    る、制御システムと、 選定されたセル列のメモリ・セルの中の任意の１つのメ
    モリ・セルが予め定められた正電圧以下の閾値電圧を有
    しているかどうかを判定するように動作することがで
    き、および出力信号を発生するように動作することがで
    きる、検出器と、を有する、フラッシュＥＥＰＲＯＭの
    閾値電圧を検査および調整するシステム。
JP27614197A 1996-10-08 1997-10-08 フラッシュｅｅｐｒｏｍの閾値電圧を検査および調整する方法とシステム Pending JPH10125099A (ja)

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