JPH06251593A - フラッシュメモリの消去あるいは書き込み制御方法 - Google Patents

フラッシュメモリの消去あるいは書き込み制御方法

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JPH06251593A
JPH06251593A JP3500993A JP3500993A JPH06251593A JP H06251593 A JPH06251593 A JP H06251593A JP 3500993 A JP3500993 A JP 3500993A JP 3500993 A JP3500993 A JP 3500993A JP H06251593 A JPH06251593 A JP H06251593A
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JP
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memory cell
threshold voltage
voltage
flash memory
memory
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JP3500993A
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English (en)
Inventor
Jiyunji Michiyama
淳児 道山
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
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Abstract

(57)【要約】 【目的】 フラッシュメモリにおいてメモリセルのリー
ク電流が原因となるメモリ情報の誤読出しを防止する。 【構成】 消去電圧パルスをいったん設定し（ステップ
ａ）、この消去電圧パルスを用いて全てのメモリセルの
情報を一括消去して（ステップｂ）、消去した後の全て
のメモリセルのうちもっとも高いしきい値電圧を有する
トランジスタのしきい値電圧が所定の値以下になり、か
つ同一ビットライン上のメモリセルに生じるリーク電流
が所定の限界値以下になるように制御電圧パルスの値を
再設定して（ステップｃ，ｄ）、再設定した制御電圧パ
ルスを全てのメモリセルに印加することによって、フラ
ッシュメモリの消去を行う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、フラッシュメモリの
記録情報を消去するあるいは書き込む場合に印加する電
圧パルスの制御方法に関するものである。
【０００２】
【従来の技術】一般に、フラッシュメモリの消去状態、
書き込み状態は、メモリセルのしきい値電圧の高さによ
って決まる。しきい値電圧の高い状態を書き込み状態と
し、低い状態を消去状態とする場合と、逆にしきい値電
圧の低い状態を書き込み状態とし、高い状態を消去状態
とする場合がある。
【０００３】図３は、しきい値電圧の高い状態を書き込
み状態とし、低い状態を消去状態とした場合において、
同一条件で複数のメモリセルの消去あるいは書き込みを
実行した後のメモリセルごとのしきい値電圧のばらつき
を示す分布図である。横軸がメモリセルのしきい値電
圧、縦軸がメモリセルの個数を示す。しきい値電圧の状
態を変えるのは電圧パルスをメモリセルに印加すること
によって行うが、この電圧パルスの向き、電圧パルスの
大きさや時間の設定を変えることにより、しきい値の状
態を調節することができる。しかし、フラッシュメモリ
を構成するメモリセルの特性にはばらつきがあるため、
同じ設定の電圧パルスを用いて複数のメモリセルを一括
に消去したり、あるいは書き込みをしたりしても、しき
い値電圧にばらつきが生じて図３に示すような分布を示
す。
【０００４】このように、特性にばらつきのあるメモリ
セルを有したフラッシュメモリを一括に消去する場合
の、従来の消去制御方法の基本フローを図４に示す。図
４に示すように、従来の消去制御方法はａ〜ｄのステッ
プからなる。
【０００５】ステップａ：消去前に全てのメモリセルを
プログラムする、すなわちしきい値電圧の高い状態にす
る。
【０００６】ステップｂ：次に、データ消去のために印
加すべき電圧パルスを、いったん所定の値に設定する。
【０００７】ステップｃ：この電圧パルスを印加して、
全てのメモリセルについてデータの一括消去を行う。
【０００８】ステップｄ：消去した全てのメモリセルに
ついて、しきい値電圧が充分に低くなっているか、すな
わち消去が行われているかをチェックする、ベリファイ
を実施する。具体的には、メモリセル１つずつについて
しきい値電圧が所定の値以下になっているか否かを調
べ、１つでもしきい値電圧の高いメモリセルがあればス
テップｂに戻り、消去電圧パルスを再設定して、ステッ
プｃで再消去を実行する。そして、再び、ステップｄで
ベリファイを実行する。これらの消去、ベリファイ等の
ステップを繰り返して、最終的に図３に示す消去のもっ
とも遅いメモリセル、すなわち、メモリセルのしきい値
電圧がもっとも高いメモリセルのしきい値が所定の電圧
以下になっていれば、ベリファイが「可」になり、消去
制御が終了する。このベリファイ時の電圧設定は、半導
体装置の内部に定電圧回路をもってていて、それによっ
て制御するか、あるいは外部装置により電圧を設定して
半導体装置に供給している。このように、従来の消去制
御方法では、メモリセル間のしきい値電圧のばらつきに
鑑み、もっとも高いしきい値を有するメモリセルを基準
にして、消去制御を行っていた。一方、図３に示す消去
の速い過消去メモリセルＢの影響については、ベリファ
イ時に直接検知しないで、しきい値電圧のもっとも高
い、すなわち消去の遅いメモリセルＡからのしきい値電
圧のばらつきのマージンを考慮して、フラッシュメモリ
の読み出し電圧保証を確保できるようベリファイ電圧を
設定していた。
【０００９】
【発明が解決しようとする課題】従来では、フラッシュ
メモリの電源電圧が充分に高いので、メモリセルのしき
い値電圧の値も比較的高かった。したがって、フラッシ
ュメモリを構成するメモリセル間の特性むらを考慮して
も、メモリの消去実行後にしきい値電圧が低過ぎる値に
なるということがなかった。このため、ベリファイ時
に、消去の遅いメモリセルＡにだけ注目し、消去の速い
メモリセルＢに対しては直接チェックせずに、メモリセ
ルＡからの大体のマージンを見積ることで、消去電圧パ
ルスを設定しても、消去の実行によってメモリセルＢが
過消去状態になるということがなかった。すなわち、従
来では、メモリの消去実行において、しきい値電圧のよ
り低いメモリセルについては、考慮が払われていなかっ
た。
【００１０】しかしながら、最近の電源電圧の低電圧化
に伴って、しきい値電圧の値をより低くする必要が生じ
た。このため、従来の消去制御方法を利用して低電圧動
作を保証しようとすると、過消去メモリセルを直接検知
していないので、しきい値電圧０Ｖ以下の過消去メモリ
セルが生じるおそれが出てきた。
【００１１】このしきい値電圧０Ｖ以下の過消去メモリ
セルにはリーク電流が発生する、すなわちゲート電圧が
０Ｖであっても、ソース・ドレイン間に電流が流れるの
で、ある特定のメモリセルを読み出す場合、同一ビット
ライン上に過消去メモリセルが存在すれば、リーク電流
の影響を受けて、本来読み出したい特定メモリセルの情
報を誤った情報として読み出すおそれがある。たとえ
ば、読み出したい特定メモリセルがしきい値電圧の高い
状態、すなわち電流の流れないハイ（High）状態になっ
ていても、このとき、同一ビットライン上に過消去メモ
リセルが存在し、リーク電流がビットライン上を流れる
と、あたかも特定メモリセルがロウ（Low）状態である
かのような情報を与えることになる。
【００１２】また、図３に示した分布とは逆に、メモリ
セルのしきい値電圧の高い状態を「消去」とし、しきい
値電圧の低い状態を「書き込み」とする方法もあるが、
この場合においても、もっとも書き込みの速いメモリセ
ルすなわち過書き込みのメモリセルのしきい値電圧が０
Ｖ以下になると、図３に示した場合と同様にリーク電流
の影響で誤読み出しのおそれがある。
【００１３】本発明はこのような課題に鑑みてなされた
もので、最近の電源電圧の低電圧化を考慮して、フラッ
シュメモリの消去あるいは書き込み後、情報の読み出し
時において、メモリセルを構成するトランジスタからリ
ーク電流が発生することもなく、正しい読み出し動作を
行うことのできるフラッシュメモリの消去あるいは書き
込み制御方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明のフラッシュメモ
リの消去制御方法は、消去電圧パルスをいったん設定
し、この消去電圧パルスを用いて全てのメモリセルの情
報を一括に消去して、消去した後の全てのメモリセルの
うちもっとも高いしきい値電圧を有するトランジスタの
しきい値電圧が所定の値以下になり、かつ同一ビットラ
イン上のメモリセルに生じるリーク電流が所定の限界値
以下になるように制御電圧パルスの値を再設定して、再
設定した制御電圧パルスを全てのメモリセルに印加する
ことによりフラッシュメモリの消去を行うものである。
【００１５】また、本発明のフラッシュメモリの書き込
み制御方法は、書き込み電圧パルスをいったん設定し、
この書き込み電圧パルスを用いて特定のメモリセルに情
報を記録して、記録した後のこの特定のメモリセルのし
きい値電圧が所定の値以下になり、かつこの特定のメモ
リセルに生じるリーク電流が所定の限界値以下になるよ
うに、制御電圧パルスの値を再設定して、再設定した制
御電圧パルスを特定のメモリセルに印加することによ
り、フラッシュメモリの書き込みを行うものである。
【００１６】
【作用】本発明は上記の消去あるいは書き込み制御方法
により、従来では消去のもっとも遅いメモリセルだけを
検知して、消去のもっとも早いメモリセルの影響を検知
せず、プロセスのばらつきマージンだけで消去パルスを
制御していたのに対して、消去の早いメモリセル等の影
響によるリーク電流を直接検知して、消去のもっとも遅
いメモリセルの検知情報とリーク電流の検知情報とを組
み合せることによって、そのメモリセルが本来もってい
る消去特性をほぼ引き出すことができるので、読み出し
の低電圧動作やデバイスの歩留まりを向上させることが
容易に実現できる。
【００１７】
【実施例】以下、この発明の一実施例について図１およ
び図２を参照しながら説明する。図１は本発明のフラッ
シュメモリ消去制御方法を実施するための回路構成を示
す。なお、図１に示す回路は特に新しい構成ではなく、
従来の回路構成と同じであり、その動作のみが異なる。
【００１８】図１において、１はメモリセルアレイであ
り、このメモリセルアレイ１を構成する各メモリセル
Ａ、Ｂ、Ｃ、Ｄ等のゲートにワードライン２〜７が接続
されている。各ワードライン２〜７には書き込み時や消
去時および読み出し時等に応じて高電圧、通常電圧、０
Ｖ、負電圧を切り替えることのできるレベルシフタ８が
それぞれ接続されている。また、各メモリセルのソース
はトランジスタ２５に接続されている。９〜１２は各ビ
ットラインであり、これらのビットラインを選択切り替
えするためのＹゲート１３が接続されている。このＹゲ
ート１３を構成するトランジスタＥ、Ｆ等の各ゲートに
はレベルシフタ１４がそれぞれ接続されている。また２
１、２３はメモリセルアレイ１に記憶されている情報の
読み出しを行うセンスアンプであり、Ｙゲート１３を介
し各ビットラインに接続されている。これらのセンスア
ンプ２１、２３はシングルエンド形のカレントディテク
タ方式のセンスアンプであり、情報の読み出し時にＹゲ
ート１３を介してビットラインに接続されている選択メ
モリセルに流れる電流を検知する。たとえば、読み出し
動作においてメモリセルＡを選択したとき、メモリセル
Ａの状態がしきい値電圧の低い消去状態であると、セン
スアンプ２１からメモリセルＡに電流が流れてノード２
２の電圧が下がり、インバータ２６の出力２８が“ハイ
（High）”データを出力する。また、メモリセルＡのし
きい値電圧が高く、ゲート電圧が電源電圧で電流が流れ
なければ、ノード２２の電圧が電源電圧まで上がり、イ
ンバータ２６の出力２８が“ロウ（Low）”データを出
力する。
【００１９】このような構成を用いて本発明の消去制御
方法を実行する場合の動作について、以下、図１および
図２を用いて説明する。図２は本発明の一実施例におけ
るフラッシュメモリの消去制御方法の動作手順を示すフ
ローチャートである。
【００２０】図２において、まず、初期状態の設定のた
めのステップとして消去前に全メモリセルに書き込みを
行う、すなわちしきい値電圧の高い状態にする。具体的
な一例を示すと、ＲＯＭライター等を用いてメモリセル
のゲート電圧を１２Ｖ、ドレインを５Ｖとし、ソースを
接地して、フローティングゲート等に電子を注入するこ
とにより、約６Ｖ以上にしきい値電圧を上げることがで
きる。このように、いったん全てのメモリセルに書き込
みをする理由は、消去前のメモリセルの中にしきい値電
圧の低い状態のメモリセルが含まれていたとすると、一
括消去の電圧パルスを印加することにより、しきい値の
低いセルではさらにしきい値が低くなり、他のメモリセ
ルとのばらつきが非常に大きくなってしまうので、消去
前のメモリセルの状態をほぼ一律にそろえておく必要が
あるからである。ただし、このステップは必須のステッ
プではなく、全てのメモリセルの状態がほぼそろってい
る場合等には必要ない。
【００２１】この初期状態の設定を行った後で、次のス
テップａ〜ｄで構成される本発明の消去制御方法を実行
する。
【００２２】ステップａ：書き込み情報を一括消去する
ための印加すべき電圧パルスをいったん設定する。たと
えば、電源電圧５〜６Ｖ（低電圧仕様の場合には約３
Ｖ）、時間０.１×１０-3秒の電圧パルスに設定する。
【００２３】ステップｂ：ステップａで設定した電圧パ
ルスを全てのメモリセルに印加して書き込み情報の一括
消去を行う、すなわちメモリセルのしきい値電圧を低い
状態にする。具体的には、たとえばＲＯＭライター等を
用いてメモリセルのゲート電圧を０Ｖとし、ドレインを
開放し、ソース電圧を１２Ｖに設定することにより、フ
ローティングゲート等から電子を抜取り、しきい値電圧
を目標値である約１.０Ｖ程度にまで低くすることがで
きる。なお、この電圧設定であれば、消去時間を変える
ことにより、−４〜−５Ｖまでしきい値を下げることが
できる。また、ゲート電圧を−８Ｖとし、ドレインを開
放し、ソース電圧を５Ｖに設定してもよい。
【００２４】ステップｃ：ステップｂで消去した全ての
メモリセルについて、しきい値電圧が充分に低くなって
いるか、また消去が正常に行われているかについての確
認のため、ベリファイを実施する。本発明においては、
特にベリファイ１とベリファイ２とを行う。
【００２５】ベリファイ１；従来と同じベリファイであ
り、メモリセル１つずつについて、しきい値電圧が所定
の値以下になっているか否か、すなわち消去が中途半端
になっていずに充分に行われているかどうかを調べる。
このベリファイ１における電圧設定は、半導体装置の内
部に定電圧回路をもっていて、それによって制御する
か、あるいは外部装置によって電圧を設定して半導体装
置に供給している。この所定の値は、たとえば１.５Ｖ
程度である。このベリファイ１で、１つでもしきい値電
圧の高いメモリセルがあれば、ステップａに戻り、消去
電圧パルスを再び設定して、ステップｂでメモリセルを
一括消去する。そして、再度、ステップｃでしきい値電
圧が所定の値以下になっているか否か、すなわち消去が
充分に行われているかどうかを調べる。このように、ベ
リファイ１では、全てのメモリセルが充分に消去される
まで、繰り返し消去作業が行われる。
【００２６】ベリファイ２；メモリセルのリーク電流が
所定の限界値以下になっているか否かをチェックする。
その理由は、ステップｂの消去により、いずれかのメモ
リセルが過消去状態となり、リーク電流が発生すると、
誤読み出しの原因となるからである。リーク電流をチェ
ックするための手順は、通常の読み出し動作とほぼ同じ
である。すなわち、たとえば図１においてレベルシフタ
８全てを非選択状態に設定し、全てのワードライン２〜
７を非選択状態（ゲート電圧０Ｖ）にして読み出し動作
を行えるようにする。次に、Ｙゲート１３によって１つ
のビットラインを選択して、同一ビットライン上に流れ
るリーク電流をセンスアンプ２１，２３を用いて検知す
る。もし、選択したビットライン上に過消去されたメモ
リセルが存在していてリーク電流が発生していると、全
てのワードラインを非選択状態にしているにもかかわら
ず、ビットライン上を電流が流れることになり、センス
アンプ２１等からメモリセルに電流が流れ込み、ノード
２２の電圧が下がってインバータ２６の出力２８が“ハ
イ（High）”データを出力する。逆にリーク電流が発生
していなければ、ビットライン上に電流は流れないの
で、センスアンプ２１からメモリセルに電流が流れ込む
ということがなく、ノード２２の電圧が上がってインバ
ータ２６の出力２８が“ロウ（Low）”データを出力す
る。
【００２７】このように、従来からある情報読み出しの
ための回路構成を用いて、メモリセルに生じるリーク電
流の有無を判別することができ、しかもこの構成によれ
ば、センスアンプの判別可能範囲の限界値以下にリーク
電流を抑えることになるので、必然的に限界値以下のリ
ーク電流が生じていても、センスアンプに検出されるこ
とがなく、情報の誤読み出しを防止することができる。
【００２８】なお、本発明において、１つのメモリセル
ごとにリーク電流をチェックするのではなく、同一ビッ
トライン上にあるメモリセルのリーク電流を一括チェッ
クする方法をとっている理由は、特定のメモリセルを読
み出そうとした場合に、センスアンプ２１，２３にリー
ク電流による影響を与えるのは、特定のメモリセルだけ
でなく、同一ビットライン上にある全てのメモリセルで
あるので、同一ビットライン上にあるメモリセルを一括
チェックする方が合理的であるからである。
【００２９】ベリファイ２の結果、リーク電流がなけれ
ば問題はないが、もしリーク電流が生じていれば、いず
れかのメモリセルを消去し過ぎているということである
ので、しきい値を再び高くする必要がある。このしきい
値を高くする方法としては、たとえば、アバランシュ・
ホット・キャリア（ＡＨＣ）注入という方法がある（参
照文献；“A SELF-CONVERGECE ERASING SCHEME FOR A S
IMPLE STACKED GATE FLASH EEPROM” Seiji YAMADA et
al, IEDM Tech. Digest, 1991, p307）。具体的には、
たとえばゲート電圧を０Ｖとし、ドレインを５Ｖ、ソー
スを接地することにより行える。また、アバランシュ・
ホット・キャリア注入によるしきい値電圧の制御を行う
場合、消去ｂであらかじめ意図的に過消去を実施してお
き、アバランシュ・ホット・キャリアとベリファイ１，
２を実施して制御することも可能である。
【００３０】以上のベリファイ２のステップは、先に述
べたベリファイ１と全く別のステップとして独立に行う
のではなく、ベリファイ１の結果と並行にベリファイ２
を実行する必要がある。すなわち、全てのメモリセルの
しきい値が充分に低くなる必要はあるが（ベリファイ
１）、反面、消去され過ぎてもいけないので（ベリファ
イ２）、ベリファイ１とベリファイと２を同時に満たす
ような条件で、消去電圧パルスを設定しなければならな
い。もし、あるデバイスにおいてはどのように消去電圧
パルスを設定しても、ベリファイ１とベリファイ２を同
時に満たすことがないのであれば、そのデバイスは不良
デバイスということになる。
【００３１】ステップｄ：したがって、ステップｃの結
果に応じて次のステップｄ1〜ｄ4のいずれかを選択す
る。
【００３２】ｄ1；全てのメモリセルのしきい値電圧が
所定の値以下で、かつリーク電流もなければ、消去は
「可」であり、フロー終了となる。
【００３３】ｄ2；全てのメモリセルのしきい値電圧が
所定の値以下ではあるが、リーク電流が生じているので
あれば、アバランシュ・ホット・キャリア注入法等によ
ってしきい値電圧を再び引き上げ、ステップｃで再度し
きい値電圧とリーク電流のチェックを行う。
【００３４】ｄ3；リーク電流は生じていないが、いず
れかのメモリセルのしきい値電圧が所定の値以下になっ
ていなければ、再度ステップａに戻り、消去電圧パルス
の設定、消去（ステップｂ）、ベリファイ（ステップ
ｃ）等を繰り返す。
【００３５】ｄ4；消去電圧パルスをどのように設定し
ても、全てのメモリセルのしきい値電圧が所定の値以下
で、かつリーク電流もないという条件を満たすことがな
ければ、デバイス不良ということになり、フローが終了
する。
【００３６】このように本発明の一連のステップを繰返
しすことにより、ベリファイ１とベリファイ２の判定に
よって消去電圧パルスを所定の範囲内に収束させること
ができ、電源電圧を低電圧とした場合でも過消去もな
く、安心してメモリの消去や読み出しを行うことができ
る。
【００３７】なお、以上の実施例においては消去電圧パ
ルスの制御について記載したが、デバイスによっては消
去と書き込みしきい値の関係を逆にしている場合もあ
る。すなわち、メモリセルのしきい値電圧の高い状態を
消去状態とし、しきい値電圧の低い状態を書き込み状態
とした場合である。このような場合にも本発明を適用す
ることができる。ただし、この場合には書き込み電圧パ
ルスの制御をすることになる。また、書き込みによって
しきい値電圧が下がるので、過書き込みによるリーク電
流の発生を注意する必要がある。さらに、書き込みは全
てのメモリセルについて行うわけではないので、ベリフ
ァイにおいてメモリセルを一つずつチェックしたり、全
てのビットラインをチェックする必要はなく、書き込み
を現に行った特定のメモリセルについてのみベリファイ
１を実行し、また、この書き込みを行った特定のメモリ
セルのあるビットラインだけについて、リーク電流の有
無をチェックすればよい。その他については先に述べた
消去の場合と同様であり、上述したフローと同様のフロ
ーにより書き込み制御を行うことができる。
【００３８】また、これらの消去あるいは書き込み制御
方法を実行するために、ＲＯＭライター等にあらかじめ
上述したフローの各ステップをプログラムしておくなど
してソフト的な構成とし、消去あるいは書き込み時にこ
のＲＯＭライター等を用いて本発明を実施することもで
きる。
【００３９】
【発明の効果】本発明によれば、フラッシュメモリの消
去（書き込み）後のメモリセルについてリーク電流の有
無をチェックし、リーク電流の発生しないような条件で
消去（書き込み）制御パルスを設定するので、未然にメ
モリの誤読み出しを防ぐことができ、信頼性の高いフラ
ッシュメモリを提供することができる。特にフラッシュ
メモリの電源電圧を低電圧化した場合には過消去（過書
き込み）メモリが発生しやすいので本発明を適用するこ
とによる効果は大きい。
【図面の簡単な説明】
【図１】本発明の実施例におけるフラッシュメモリの回
路構成図
【図２】本発明の実施例における消去制御方法を示すフ
ローチャート
【図３】メモリセルの消去状態と書き込み状態における
しきい値電圧の分布図
【図４】従来の消去制御方法のフローチャート
【符号の説明】
１ メモリセルアレイ ２〜７ ワードライン ８ レベルシフタ ９〜１２ ビットライン １３ Ｙゲート １４ レベルシフタ ２１，２３ センスアンプ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】フラッシュメモリを構成するメモリセルの
    しきい値電圧を低い状態にするための制御電圧パルスを
    設定するステップと、前記制御電圧パルスを印加するこ
    とにより全てのメモリセルのしきい値電圧を低い状態に
    するステップと、前記しきい値電圧を低い状態にした全
    てのメモリセルのうちもっとも高いしきい値電圧を有す
    るメモリセルのしきい値電圧が充分に低くなり、かつ同
    一ビットライン上のメモリセルのリーク電流が所定の限
    界値以下になるように、前記制御電圧パルスを再設定す
    るステップとを有し、前記再設定した制御電圧パルスを
    前記全てのメモリセルに印加することにより、前記フラ
    ッシュメモリの消去を行うことを特徴とするフラッシュ
    メモリの消去制御方法。
  2. 【請求項２】フラッシュメモリを構成するメモリセルの
    しきい値電圧を低い状態にするための制御電圧パルスの
    値を設定するステップと、前記制御電圧パルスを印加す
    ることにより特定のメモリセルのしきい値電圧を低い状
    態にするステップと、前記しきい値電圧を低い状態にし
    た特定のメモリセルのしきい値電圧が充分に低くなり、
    かつ当該特定のメモリセルのリーク電流が所定の限界値
    以下になるように、前記制御電圧パルスの値を再設定す
    るステップとを有し、前記再設定した制御電圧パルスを
    前記特定のメモリセルに印加することにより前記フラッ
    シュメモリの書き込みを行うことを特徴とするフラッシ
    ュメモリの書き込み制御方法。
  3. 【請求項３】リーク電流の検知は、フラッシュメモリに
    記録された情報の読み出しに用いるシングルエンド形の
    カレントディテクタ方式のセンスアンプを用いることを
    特徴とする請求項１または２に記載のフラッシュメモリ
    の消去あるいは書き込み制御方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191977B1 (en) 1998-03-28 2001-02-20 Hyundai Electronics Industries Co., Ltd. Sense circuit for a multi-level flash memory cell
US7446549B2 (en) 2005-12-22 2008-11-04 Matsushita Electric Industrial Co., Ltd. Semiconductor leakage current detector and leakage current measurement method, semiconductor leakage current detector with voltage trimming function and reference voltage trimming method, and semiconductor integrated circuit thereof
US7636263B2 (en) 2007-01-16 2009-12-22 Panasonic Corporation Semiconductor memory having function to determine semiconductor low current
US8391071B2 (en) 2010-10-27 2013-03-05 Kabushiki Kaisha Toshiba Readout circuit and semiconductor storage device

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69426817T2 (de) * 1994-06-07 2001-08-02 St Microelectronics Srl Fertigungprüfungsverfahren von Flash-EEPROM-Vorrichtungen
JP3088247B2 (ja) * 1994-09-12 2000-09-18 日本電気株式会社 不揮発性半導体記憶装置及びその消去方法
JP2710237B2 (ja) * 1995-09-18 1998-02-10 日本電気株式会社 半導体記憶装置およびその冗長メモリセル部の置換方法
JP2806326B2 (ja) * 1995-09-27 1998-09-30 日本電気株式会社 不揮発性半導体記憶装置の書込み・消去方法
US5751633A (en) * 1996-05-24 1998-05-12 Advanced Micro Devices, Inc. Method of screening hot temperature erase rejects at room temperature
US5909397A (en) * 1996-10-08 1999-06-01 Texas Instruments Incorporated Method and system for testing and adjusting threshold voltages in flash eeproms
KR100251636B1 (ko) * 1997-04-10 2000-05-01 윤종용 소형컴퓨터시스템인터페이스방식접속을위한메모리장치
US5726933A (en) * 1997-05-15 1998-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Clipped sine shaped waveform to reduce the cycling-induced electron trapping in the tunneling oxide of flash EEPROM
US5828605A (en) * 1997-10-14 1998-10-27 Taiwan Semiconductor Manufacturing Company Ltd. Snapback reduces the electron and hole trapping in the tunneling oxide of flash EEPROM
US5949728A (en) * 1997-12-12 1999-09-07 Scenix Semiconductor, Inc. High speed, noise immune, single ended sensing scheme for non-volatile memories
US6327183B1 (en) 2000-01-10 2001-12-04 Advanced Micro Devices, Inc. Nonlinear stepped programming voltage
JP4360736B2 (ja) * 2000-01-27 2009-11-11 株式会社ルネサステクノロジ 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ消去方法
US6269025B1 (en) 2000-02-09 2001-07-31 Advanced Micro Devices, Inc. Memory system having a program and erase voltage modifier
US6246610B1 (en) 2000-02-22 2001-06-12 Advanced Micro Devices, Inc. Symmetrical program and erase scheme to improve erase time degradation in NAND devices
US6304487B1 (en) 2000-02-28 2001-10-16 Advanced Micro Devices, Inc. Register driven means to control programming voltages
US6246611B1 (en) * 2000-02-28 2001-06-12 Advanced Micro Devices, Inc. System for erasing a memory cell
US6295228B1 (en) 2000-02-28 2001-09-25 Advanced Micro Devices, Inc. System for programming memory cells
US6917380B1 (en) * 2000-10-05 2005-07-12 Ess Technology, Inc. One time programmable solid-state device
CN110619919B (zh) * 2019-09-23 2021-08-13 上海华力微电子有限公司 Flash器件耐久性能测试方法
CN113223596B (zh) * 2021-05-25 2022-06-17 长江存储科技有限责任公司 一种三维非易失性存储器及其数据擦除验证方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4742491A (en) * 1985-09-26 1988-05-03 Advanced Micro Devices, Inc. Memory cell having hot-hole injection erase mode
US4931996A (en) * 1986-10-27 1990-06-05 Seiko Epson Corporation Semiconductor memory device
US4841482A (en) * 1988-02-17 1989-06-20 Intel Corporation Leakage verification for flash EPROM
US5042009A (en) * 1988-12-09 1991-08-20 Waferscale Integration, Inc. Method for programming a floating gate memory device
US4975883A (en) * 1990-03-29 1990-12-04 Intel Corporation Method and apparatus for preventing the erasure and programming of a nonvolatile memory
US5122985A (en) * 1990-04-16 1992-06-16 Giovani Santin Circuit and method for erasing eeprom memory arrays to prevent over-erased cells
US5132935A (en) * 1990-04-16 1992-07-21 Ashmore Jr Benjamin H Erasure of eeprom memory arrays to prevent over-erased cells
JP3061924B2 (ja) * 1992-03-02 2000-07-10 日本電気株式会社 不揮発性記憶装置の消去方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191977B1 (en) 1998-03-28 2001-02-20 Hyundai Electronics Industries Co., Ltd. Sense circuit for a multi-level flash memory cell
US7446549B2 (en) 2005-12-22 2008-11-04 Matsushita Electric Industrial Co., Ltd. Semiconductor leakage current detector and leakage current measurement method, semiconductor leakage current detector with voltage trimming function and reference voltage trimming method, and semiconductor integrated circuit thereof
US7636263B2 (en) 2007-01-16 2009-12-22 Panasonic Corporation Semiconductor memory having function to determine semiconductor low current
US8391071B2 (en) 2010-10-27 2013-03-05 Kabushiki Kaisha Toshiba Readout circuit and semiconductor storage device

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