JP2806326B2 - 不揮発性半導体記憶装置の書込み・消去方法 - Google Patents
不揮発性半導体記憶装置の書込み・消去方法Info
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- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書込み及
び消去可能な不揮発性半導体記憶装置に関し、特に書込
み及び消去の繰り返しによる書込み速度、消去速度の劣
化に対する対策を考慮した書込・消去技術に関する。
び消去可能な不揮発性半導体記憶装置に関し、特に書込
み及び消去の繰り返しによる書込み速度、消去速度の劣
化に対する対策を考慮した書込・消去技術に関する。
【０００２】
【従来の技術】電気的に書込み及び消去可能な不揮発性
半導体記憶装置（Electrically Erasable/Programable
read only memory）、特に消去動作を一括で行なうフラ
ッシュメモリにおいては、書込み動作の後に、セルトラ
ンジスタが所望のしきい値電圧Ｖtに達したか否かを判
定し、所望のしきい値電圧に達していないと判定された
場合は、再度書込み動作を行ない所望のしきい値電圧に
達するまで、書込み動作を繰り返す自動書込み方式が実
装されることが多い。この従来の不揮発性半導体記憶装
置の構成例を図８に示す。
半導体記憶装置（Electrically Erasable/Programable
read only memory）、特に消去動作を一括で行なうフラ
ッシュメモリにおいては、書込み動作の後に、セルトラ
ンジスタが所望のしきい値電圧Ｖtに達したか否かを判
定し、所望のしきい値電圧に達していないと判定された
場合は、再度書込み動作を行ない所望のしきい値電圧に
達するまで、書込み動作を繰り返す自動書込み方式が実
装されることが多い。この従来の不揮発性半導体記憶装
置の構成例を図８に示す。
【０００３】図８を参照して、自動書込み動作に入るよ
うに設定されると、自動プログラム制御回路809により
オシレータ810が動作し、一定の周期のパルスを出力す
る。プログラム用タイミングカウンタ811は、そのパル
スをカウントし、書込み動作に必要なパルス幅を設定
し、書込回路805は、プログラム用タイミングカウンタ8
11から出力されるパルス幅の間、書込み動作に必要な電
位をセルトランジスタに供給し、同時にワード線は、所
定の書込み電位に引き上げられる。
うに設定されると、自動プログラム制御回路809により
オシレータ810が動作し、一定の周期のパルスを出力す
る。プログラム用タイミングカウンタ811は、そのパル
スをカウントし、書込み動作に必要なパルス幅を設定
し、書込回路805は、プログラム用タイミングカウンタ8
11から出力されるパルス幅の間、書込み動作に必要な電
位をセルトランジスタに供給し、同時にワード線は、所
定の書込み電位に引き上げられる。
【０００４】書込み動作完了後、書込回路805は動作を
停止し、選択されたセルトランジスタが所望のしきい値
電圧に達しているか否かを判定するために、ワード線を
判定用電位として、読出し動作に入る。なお、ワード線
は行デコーダ（X-DEC）802から選択出力され、同一行
（ＲＯＷ）のメモリセル（例えばMC1、MC5、MC9等）の
トランジスタの制御ゲート電極（コントロールゲート）
に共通接続される。
停止し、選択されたセルトランジスタが所望のしきい値
電圧に達しているか否かを判定するために、ワード線を
判定用電位として、読出し動作に入る。なお、ワード線
は行デコーダ（X-DEC）802から選択出力され、同一行
（ＲＯＷ）のメモリセル（例えばMC1、MC5、MC9等）の
トランジスタの制御ゲート電極（コントロールゲート）
に共通接続される。
【０００５】その際、センスアンプ804から出力される
データにより、再書込みを行なうか否かを、パス／フェ
イル判定回路806が判定する。
データにより、再書込みを行なうか否かを、パス／フェ
イル判定回路806が判定する。
【０００６】パス／フェイル判定回路806における判定
の結果、所望のしきい値電圧にまで未だ達していず、再
書込みが必要な場合には、前述と同様に、自動プログラ
ム制御回路809により、書込み動作が行なわれるという
動作シーケンスをとり、選択されたセルトランジスタの
しきい値電圧が所定の値に達するまで書込み動作を繰り
返すことになる。
の結果、所望のしきい値電圧にまで未だ達していず、再
書込みが必要な場合には、前述と同様に、自動プログラ
ム制御回路809により、書込み動作が行なわれるという
動作シーケンスをとり、選択されたセルトランジスタの
しきい値電圧が所定の値に達するまで書込み動作を繰り
返すことになる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の電気的書込み消去可能な不揮発性半導体記憶装置に
は、以下に示すような問題点がある。
来の電気的書込み消去可能な不揮発性半導体記憶装置に
は、以下に示すような問題点がある。
【０００８】図６は、電気的書込み消去可能な不揮発性
半導体記憶装置の書込み及び消去を繰り返した回数と、
その時点での書込み時間を示したものである。図６から
明らかなように、書込み及び消去を繰り返すことによ
り、書込み時間は劣化していく（長大化する）ことにな
る。
半導体記憶装置の書込み及び消去を繰り返した回数と、
その時点での書込み時間を示したものである。図６から
明らかなように、書込み及び消去を繰り返すことによ
り、書込み時間は劣化していく（長大化する）ことにな
る。
【０００９】書込み時間が延びた場合の書込み動作は、
従来例においては、例えば図７に示すようなものとな
る。
従来例においては、例えば図７に示すようなものとな
る。
【００１０】すなわち、書込み動作、読み出し動作を一
度行ない、その際、書込み速度は劣化しているので、こ
の一度の書込み動作によってセルトランジスタのしきい
値電圧は所望の値に達していないため、再度書込み及び
読出し動作を繰り返すというものである。
度行ない、その際、書込み速度は劣化しているので、こ
の一度の書込み動作によってセルトランジスタのしきい
値電圧は所望の値に達していないため、再度書込み及び
読出し動作を繰り返すというものである。
【００１１】しかしながら、この方法を行なうことは、
逆に、必要な書込みとパス判定をしないことが予め分か
っている読出し動作を行なうために、時間的無駄が多
い。
逆に、必要な書込みとパス判定をしないことが予め分か
っている読出し動作を行なうために、時間的無駄が多
い。
【００１２】すなわち、書込み時間の劣化は一気に進む
ことはなく、初回の書込みでフェイル判定されたからと
いって、２回目の書込み時間を初回と同じ時間にしても
そのほとんどは過剰な書込み動作になってしまうという
ことである。例をあげれば、書込み時間は、本来、劣化
前の1.2倍でよいのにも拘らず、２倍の時間を加えてい
るといった具合である。
ことはなく、初回の書込みでフェイル判定されたからと
いって、２回目の書込み時間を初回と同じ時間にしても
そのほとんどは過剰な書込み動作になってしまうという
ことである。例をあげれば、書込み時間は、本来、劣化
前の1.2倍でよいのにも拘らず、２倍の時間を加えてい
るといった具合である。
【００１３】更に、無用に長い時間に亘って書込み動作
を行なうということは、そのこと自体がセルトランジス
タの劣化を招くことになり、結果的に、総書込み時間の
無用な増大と、これに伴い発生するセルトランジスタの
劣化を助長してしまうという問題があった。
を行なうということは、そのこと自体がセルトランジス
タの劣化を招くことになり、結果的に、総書込み時間の
無用な増大と、これに伴い発生するセルトランジスタの
劣化を助長してしまうという問題があった。
【００１４】従って、本発明は、セルトランジスタの書
込み及び消去の繰り返しにより書込み特性が劣化した場
合においても、最小限の時間で書込みを完了し、自動書
込み動作の時間を最小限に抑え、セルトランジスタへの
ストレスを最低限に抑えるようにした半導体記憶装置の
書込み・消去方法を提供することを目的とする。
込み及び消去の繰り返しにより書込み特性が劣化した場
合においても、最小限の時間で書込みを完了し、自動書
込み動作の時間を最小限に抑え、セルトランジスタへの
ストレスを最低限に抑えるようにした半導体記憶装置の
書込み・消去方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、電気的に書込み及び消去可能な不揮発性
半導体記憶装置の書込み方法において、（ａ）前記不揮
発性半導体記憶装置の書換え回数が予め設定された所定
回数を越えているか否かを照合するステップと、（ｂ）
前記ステップ（ａ）で前記所定回数を超えていない場合
には第１の書込み時間で前記不揮発性半導体記憶装置に
書込み、一方、前記前記ステップ（ａ）で前記所定回数
を超えていた場合には前記第１の書込み時間よりも長い
第２の書込み時間で前記不揮発性半導体記憶装置に書込
むステップと、（ｃ）前記不揮発性半導体記憶装置への
書込みが完了したか否かを判定するステップと、（ｄ）
前記ステップ（ｃ）の判定で書込みが完了していた場合
には書込みを終了し、一方、前記ステップ（ｃ）の判定
で書込みが完了していない場合には前記第２の書込み時
間よりも短い第３の書き込み時間で前記不揮発性半導体
記憶装置に書込むステップと、を含む。
め、本発明は、電気的に書込み及び消去可能な不揮発性
半導体記憶装置の書込み方法において、（ａ）前記不揮
発性半導体記憶装置の書換え回数が予め設定された所定
回数を越えているか否かを照合するステップと、（ｂ）
前記ステップ（ａ）で前記所定回数を超えていない場合
には第１の書込み時間で前記不揮発性半導体記憶装置に
書込み、一方、前記前記ステップ（ａ）で前記所定回数
を超えていた場合には前記第１の書込み時間よりも長い
第２の書込み時間で前記不揮発性半導体記憶装置に書込
むステップと、（ｃ）前記不揮発性半導体記憶装置への
書込みが完了したか否かを判定するステップと、（ｄ）
前記ステップ（ｃ）の判定で書込みが完了していた場合
には書込みを終了し、一方、前記ステップ（ｃ）の判定
で書込みが完了していない場合には前記第２の書込み時
間よりも短い第３の書き込み時間で前記不揮発性半導体
記憶装置に書込むステップと、を含む。
【００１６】また、本発明は、電気的に書込み及び消去
可能な不揮発性半導体記憶装置の消去方法において、
（ａ）前記不揮発性半導体記憶装置の書換え回数が予め
設定された所定回数を越えているか否かを照合するステ
ップと、（ｂ）前記ステップ（ａ）で前記所定回数を超
えていない場合には第１の消去時間で前記不揮発性半導
体記憶装置を消去し、一方、前記前記ステップ（ａ）で
前記所定回数を超えていた場合には前記第１の消去時間
よりも長い第２の消去時間で前記不揮発性半導体記憶装
置を消去するステップと、（ｃ）前記不揮発性半導体記
憶装置への消去が完了したか否かを判定するステップ
と、（ｄ）前記ステップ（ｃ）の判定で消去が完了して
いた場合には、消去を終了し、一方、前記ステップ
（ｃ）の判定で消去が完了していない場合には前記第２
の消去時間よりも短い第３の消去時間で前記不揮発性半
導体記憶装置を消去するステップと、を含む。
可能な不揮発性半導体記憶装置の消去方法において、
（ａ）前記不揮発性半導体記憶装置の書換え回数が予め
設定された所定回数を越えているか否かを照合するステ
ップと、（ｂ）前記ステップ（ａ）で前記所定回数を超
えていない場合には第１の消去時間で前記不揮発性半導
体記憶装置を消去し、一方、前記前記ステップ（ａ）で
前記所定回数を超えていた場合には前記第１の消去時間
よりも長い第２の消去時間で前記不揮発性半導体記憶装
置を消去するステップと、（ｃ）前記不揮発性半導体記
憶装置への消去が完了したか否かを判定するステップ
と、（ｄ）前記ステップ（ｃ）の判定で消去が完了して
いた場合には、消去を終了し、一方、前記ステップ
（ｃ）の判定で消去が完了していない場合には前記第２
の消去時間よりも短い第３の消去時間で前記不揮発性半
導体記憶装置を消去するステップと、を含む。
【００１７】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。
を参照して以下に説明する。
【００１８】
【実施形態１】図１は、本発明の一実施形態の構成を示
す図である。また、図３は、図１に示す本実施形態にお
ける回路群の動作を説明するためのフローチャートであ
る。更に、図４は、図１に示す本実施形態における書込
み時間短縮の作用効果について説明するための図であ
る。
す図である。また、図３は、図１に示す本実施形態にお
ける回路群の動作を説明するためのフローチャートであ
る。更に、図４は、図１に示す本実施形態における書込
み時間短縮の作用効果について説明するための図であ
る。
【００１９】まず、図１に示した本実施形態に係る電気
的に書込み及び消去可能な不揮発性半導体記憶装置の主
要な回路とその作用及び動作について説明する。
的に書込み及び消去可能な不揮発性半導体記憶装置の主
要な回路とその作用及び動作について説明する。
【００２０】図１を参照して、自動消去コマンド入力回
路112は、自動消去コマンド入力毎に信号を出力し、出
力信号は不揮発性カウンタ113にて自動消去が実行され
た回数、すなわち書換えを行った回数として記憶され
る。
路112は、自動消去コマンド入力毎に信号を出力し、出
力信号は不揮発性カウンタ113にて自動消去が実行され
た回数、すなわち書換えを行った回数として記憶され
る。
【００２１】パルス設定回路114は、不揮発性カウンタ1
13に記憶された書換え回数が予め定めた所定回数と比較
し、すなわち劣化が進んだか否かを判定し、プログラム
用のパルス幅を設定するものである。
13に記憶された書換え回数が予め定めた所定回数と比較
し、すなわち劣化が進んだか否かを判定し、プログラム
用のパルス幅を設定するものである。
【００２２】これらの回路を用いて、本実施形態におけ
る自動書込みは、下記の通りに行なわれる。
る自動書込みは、下記の通りに行なわれる。
【００２３】まず、自動書込みのコマンドが入力され、
自動プログラム制御回路109が動作を始め、各回路を制
御する基本クロックを生成させるオシレータ110が動作
を始める（図３のステップ301）。
自動プログラム制御回路109が動作を始め、各回路を制
御する基本クロックを生成させるオシレータ110が動作
を始める（図３のステップ301）。
【００２４】その際、不揮発性カウンタ113に記憶して
ある書換え回数と照らし合わせ（図３のステップ30
2）、記憶された書換え回数が所定の書換え回数に達し
ない場合には、プログラム用タイミングカウンタ111に
より、書込回路105を介して、短かい時間書込み動作が
行なわれ（図３のステップ304）、所定の書換え回数に
達している場合には、長い時間書込み動作が行なわれる
（図３のステップ303）。
ある書換え回数と照らし合わせ（図３のステップ30
2）、記憶された書換え回数が所定の書換え回数に達し
ない場合には、プログラム用タイミングカウンタ111に
より、書込回路105を介して、短かい時間書込み動作が
行なわれ（図３のステップ304）、所定の書換え回数に
達している場合には、長い時間書込み動作が行なわれる
（図３のステップ303）。
【００２５】両者いずれの場合も、書込み動作終了後、
センスアンプ104により読出しを行ない、そのデータを
パス／フェイル判定回路106により判定し、パスした場
合には（図３のステップ305の判定でＹｅｓの場合）、
書込み動作を終了し（図３のステップ307）、フェイル
した場合は再度書込みを行なう（図３のステップ30
6）。この場合、ステップ306における書込み時間は、ス
テップ304の書込み時間とは一致する必要はない。
センスアンプ104により読出しを行ない、そのデータを
パス／フェイル判定回路106により判定し、パスした場
合には（図３のステップ305の判定でＹｅｓの場合）、
書込み動作を終了し（図３のステップ307）、フェイル
した場合は再度書込みを行なう（図３のステップ30
6）。この場合、ステップ306における書込み時間は、ス
テップ304の書込み時間とは一致する必要はない。
【００２６】一般的には、セルトランジスタの劣化の状
況を正しく予想していれば、再書込みにいくことはほと
んどない。
況を正しく予想していれば、再書込みにいくことはほと
んどない。
【００２７】図４は、本実施形態の作用、効果を説明す
るための図である。書込み特性が劣化した際の書込み動
作に要する時間は、従来例の場合では、劣化前の２倍と
なる。しかしながら、本実施形態の場合においては、書
込み動作時間は劣化前の1.3倍程度に抑えられ、書込み
時間の節約につながり、且つセルトランジスタを無用な
ストレスにさらすこともない。
るための図である。書込み特性が劣化した際の書込み動
作に要する時間は、従来例の場合では、劣化前の２倍と
なる。しかしながら、本実施形態の場合においては、書
込み動作時間は劣化前の1.3倍程度に抑えられ、書込み
時間の節約につながり、且つセルトランジスタを無用な
ストレスにさらすこともない。
【００２８】
【実施形態２】図２は、本発明の第２の実施形態の構成
を示す図である。図２を参照して、本実施形態が、前記
第１の実施形態と相違する点は、劣化後の書込み時にお
いて、最初の書込みではセルトランジスタのしきい値が
十分な値に達せず再書込みに入った際、無用に長い再書
込み時間になることを避けることを目的とした、再書込
み時間を設定するためのパルス切換回路215が追加され
たことである。その他の構成に関しては、前記第１の実
施形態と同様である。
を示す図である。図２を参照して、本実施形態が、前記
第１の実施形態と相違する点は、劣化後の書込み時にお
いて、最初の書込みではセルトランジスタのしきい値が
十分な値に達せず再書込みに入った際、無用に長い再書
込み時間になることを避けることを目的とした、再書込
み時間を設定するためのパルス切換回路215が追加され
たことである。その他の構成に関しては、前記第１の実
施形態と同様である。
【００２９】図５は、前記第２の実施形態における、自
動書込みの動作時間について説明するための図である。
動書込みの動作時間について説明するための図である。
【００３０】図５に示すように、劣化後の書込み特性で
あるために、初回の書込み時間は、長くなっている。
あるために、初回の書込み時間は、長くなっている。
【００３１】ここで、再書込みの動作に入った場合、本
実施形態においては、再書込みの時間を調整しているた
め、再書込み動作が加わった場合においても、書込み時
間の短縮を図り、合せてセルトランジスタに不必要なス
トレスを加えることが回避されるため、セルトランジス
タの劣化を最低限に抑えることが可能である。
実施形態においては、再書込みの時間を調整しているた
め、再書込み動作が加わった場合においても、書込み時
間の短縮を図り、合せてセルトランジスタに不必要なス
トレスを加えることが回避されるため、セルトランジス
タの劣化を最低限に抑えることが可能である。
【００３２】なお、不揮発性半導体記憶装置において、
初回の書込み時間と２回目の書込み時間を異なるものに
する技術には、例えば特開平5-54683号公報等に記載さ
れているが、同公報等においては、書込み特性の劣化が
考慮されていないため、不必要にセルトランジスタに書
込みのストレスを加えてしまうことにもなる。これに対
して、本発明によれば、上記のように、セルトランジス
タに不必要なストレスを加えることが確実に回避される
ため、セルトランジスタの劣化を最低限に抑えることが
可能である。
初回の書込み時間と２回目の書込み時間を異なるものに
する技術には、例えば特開平5-54683号公報等に記載さ
れているが、同公報等においては、書込み特性の劣化が
考慮されていないため、不必要にセルトランジスタに書
込みのストレスを加えてしまうことにもなる。これに対
して、本発明によれば、上記のように、セルトランジス
タに不必要なストレスを加えることが確実に回避される
ため、セルトランジスタの劣化を最低限に抑えることが
可能である。
【００３３】また、上記実施形態では、書込み動作につ
いて説明を行ったが、消去動作においても、上記実施形
態に従う構成により、同様の作用、効果を奏することは
いうまでもない。
いて説明を行ったが、消去動作においても、上記実施形
態に従う構成により、同様の作用、効果を奏することは
いうまでもない。
【００３４】より詳細には、図１及び図２を参照して、
消去動作時には、例えばプログラム用タイミングカウン
タ111、211の出力信号はセルソース電位切換回路107、2
07に切換入力され、メモリセルの消去が上記実施形態に
て説明した書込み時間の制御と同様のシーケンスに従い
行われる。
消去動作時には、例えばプログラム用タイミングカウン
タ111、211の出力信号はセルソース電位切換回路107、2
07に切換入力され、メモリセルの消去が上記実施形態に
て説明した書込み時間の制御と同様のシーケンスに従い
行われる。
【００３５】以上、本発明を上記実施形態に即して説明
したが、本発明は上記形態にのみに限定されず、本発明
の原理に準ずる各種形態及び変形を含むことは勿論であ
る。例えば本発明における書込み時間制御方式は、紫外
線消去型不揮発性半導体記憶装置の書込みに対しても同
様に適用可能である。
したが、本発明は上記形態にのみに限定されず、本発明
の原理に準ずる各種形態及び変形を含むことは勿論であ
る。例えば本発明における書込み時間制御方式は、紫外
線消去型不揮発性半導体記憶装置の書込みに対しても同
様に適用可能である。
【００３６】
【発明の効果】以上説明したように、本発明は、書換え
回数を記憶する第１の不揮発性記憶回路を有し、前記第
１の不揮発性記憶回路に記憶された書換え回数をあらか
じめ設定された書換え回数と比較する第１の書換え回数
判定回路を有し、前記第１の書換え回数判定回路によ
り、所定の書換え回数に達したと判定された場合には、
前記第１の書込み時間制御回路の書込み用設定時間を長
くする機能を有しているので、書換えを繰り返すことで
劣化しているセルトランジスタの書込み特性に応じて、
回路の指定する書込み時間を変化できるので、総書込み
時間を短縮し、セルトランジスタに加わるストレスを減
少することができるという効果がある。
回数を記憶する第１の不揮発性記憶回路を有し、前記第
１の不揮発性記憶回路に記憶された書換え回数をあらか
じめ設定された書換え回数と比較する第１の書換え回数
判定回路を有し、前記第１の書換え回数判定回路によ
り、所定の書換え回数に達したと判定された場合には、
前記第１の書込み時間制御回路の書込み用設定時間を長
くする機能を有しているので、書換えを繰り返すことで
劣化しているセルトランジスタの書込み特性に応じて、
回路の指定する書込み時間を変化できるので、総書込み
時間を短縮し、セルトランジスタに加わるストレスを減
少することができるという効果がある。
【図１】本発明の第１の実施形態の構成を示す図であ
る。
る。
【図２】本発明の第２の実施形態の構成を示す図であ
る。
る。
【図３】本発明の第１の実施形態の動作を説明するため
のフローチャートである。
のフローチャートである。
【図４】本発明の第１の実施形態における総書込み時間
の要素を模式的に説明するための図である。
の要素を模式的に説明するための図である。
【図５】本発明の第２の実施形態における総書込み時間
の要素を模式的に説明するための図である。
の要素を模式的に説明するための図である。
【図６】電気的に書込み消去可能な不揮発性半導体記憶
装置の書換え回数に伴う、セルトランジスタ書込み特性
劣化の図である。
装置の書換え回数に伴う、セルトランジスタ書込み特性
劣化の図である。
【図７】従来例の総書込み時間の要素を示す図である。
【図８】従来の不揮発性半導体記憶装置の構成を示す図
である。
である。
101、201、801 Ｙデコーダ 102、202、802 Ｘデコーダ 1031(YS1)〜1033(YS3)、2031(YS1)〜2033(YS3)、8031(Y
S1)〜8033(YS3) Ｎchトランジスタ 104、204、804 センスアンプ 105、205、805 書込回路 106、206、806 パス／フェイル判定回路 107、207、807 セルソース電位切換回路 108、208 自動書込コマンド入力回路 109、209、809 自動プログラム制御回路 110、210、810 オシレータ 111、211、811 プログラム用タイミングカウンタ 112、212 自動消去コマンド入力回路 113、213 不揮発性カウンタ 114、214 パルス設定回路 215 パルス切換回路 MC1〜12 メモリセルトランジスタ
S1)〜8033(YS3) Ｎchトランジスタ 104、204、804 センスアンプ 105、205、805 書込回路 106、206、806 パス／フェイル判定回路 107、207、807 セルソース電位切換回路 108、208 自動書込コマンド入力回路 109、209、809 自動プログラム制御回路 110、210、810 オシレータ 111、211、811 プログラム用タイミングカウンタ 112、212 自動消去コマンド入力回路 113、213 不揮発性カウンタ 114、214 パルス設定回路 215 パルス切換回路 MC1〜12 メモリセルトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/06
Claims (6)
- 【請求項１】電気的に書込み及び消去可能な不揮発性半
導体記憶装置の書込み方法において、（ａ）前記不揮発性半導体記憶装置の 書換え回数が予め
設定された所定回数を越えているか否かを照合するステ
ップと、 （ｂ）前記ステップ（ａ）で前記所定回数を超えていな
い場合には第１の書込み時間で前記不揮発性半導体記憶
装置に書込み、一方、前記前記ステップ（ａ）で前記所
定回数を超えていた場合には前記第１の書込み時間より
も長い第２の書込み時間で前記不揮発性半導体記憶装置
に書込むステップと、 （ｃ）前記不揮発性半導体記憶装置への書込みが完了し
たか否かを判定するステップと 、（ｄ）前記ステップ（ｃ）の判定で書込みが完了してい
た場合には書込みを終了し、一方、前記ステップ（ｃ）
の判定で書込みが完了していない場合には前記第２の書
込み時間よりも短い第３の書込み時間で前記不揮発性半
導体記憶装置に書込むステップと 、を含む、 ことを特徴とする不揮発性半導体記憶装置の書
込み方法。 - 【請求項２】前記第３の書込み時間が前記第１の書込み
時間よりも短い、ことを特徴とする請求項１記載の不揮
発性半導体記憶装置の書込み方法。 - 【請求項３】前記ステップ（ｄ）での書込みの後に、書
込みが完了したか否かを判定する前記ステップ（ｃ）に
戻る、ことを特徴とする請求項１記載の不揮発性半導体
記憶装置の書込み方法。 - 【請求項４】電気的に書込み及び消去可能な不揮発性半
導体記憶装置の消去方法において、（ａ）前記不揮発性半導体記憶装置の書換え 回数が予め
設定された所定回数を越えているか否かを照合するステ
ップと、 （ｂ）前記ステップ（ａ）で前記所定回数を超えていな
い場合には第１の消去 時間で前記不揮発性半導体記憶装
置を消去し、一方、前記前記ステップ（ａ）で前記所定
回数を超えていた場合には前記第１の消去時間よりも長
い第２の消去時間で前記不揮発性半導体記憶装置を消去
するステップと、 （ｃ）前記不揮発性半導体記憶装置への消去が完了した
か否かを判定するステップと、 （ｄ）前記ステップ（ｃ）の判定で消去が完了していた
場合には、消去を終了し、一方、前記ステップ（ｃ）の
判定で消去が完了していない場合には前記第２の消去時
間よりも短い第３の消去時間で前記不揮発性半導体記憶
装置を消去するステップと、 を含む、 ことを特徴とする不揮発性半導体記憶装置の消
去方法。 - 【請求項５】前記第３の消去時間が前記第１の消去時間
よりも短い、ことを特徴とする請求項４記載の不揮発性
半導体記憶装置の消去方法。 - 【請求項６】前記ステップ（ｄ）での消去の後に、消去
が完了したか否かを判定する前記ステップ（ｃ）に戻
る、ことを特徴とする請求項４記載の不揮発性半導体記
憶装置の消去方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27488695A JP2806326B2 (ja) | 1995-09-27 | 1995-09-27 | 不揮発性半導体記憶装置の書込み・消去方法 |
| US08/719,980 US5708605A (en) | 1995-09-27 | 1996-09-24 | Nonvolatile semiconductor memory device having variable writing and erasing time periods |
| KR1019960042329A KR100215351B1 (ko) | 1995-09-27 | 1996-09-25 | 가변 기록 및 소거 시간 주기를 갖는 비휘발성 반도체 메모리 장치 |
| TW085111729A TW307012B (ja) | 1995-09-27 | 1996-09-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27488695A JP2806326B2 (ja) | 1995-09-27 | 1995-09-27 | 不揮発性半導体記憶装置の書込み・消去方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0991979A JPH0991979A (ja) | 1997-04-04 |
| JP2806326B2 true JP2806326B2 (ja) | 1998-09-30 |
Family
ID=17547914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27488695A Expired - Lifetime JP2806326B2 (ja) | 1995-09-27 | 1995-09-27 | 不揮発性半導体記憶装置の書込み・消去方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5708605A (ja) |
| JP (1) | JP2806326B2 (ja) |
| KR (1) | KR100215351B1 (ja) |
| TW (1) | TW307012B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3093649B2 (ja) * | 1996-09-05 | 2000-10-03 | 九州日本電気株式会社 | 不揮発性半導体メモリ装置 |
| US6081453A (en) * | 1997-04-15 | 2000-06-27 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP3098486B2 (ja) * | 1998-03-31 | 2000-10-16 | 山形日本電気株式会社 | 不揮発性半導体記憶装置 |
| US6005810A (en) * | 1998-08-10 | 1999-12-21 | Integrated Silicon Solution, Inc. | Byte-programmable flash memory having counters and secondary storage for disturb control during program and erase operations |
| US6141260A (en) | 1998-08-27 | 2000-10-31 | Micron Technology, Inc. | Single electron resistor memory device and method for use thereof |
| TW439029B (en) * | 1998-11-27 | 2001-06-07 | Acer Peripherals Inc | Method for preventing flash memory data from being lost or miswritten |
| KR100311042B1 (ko) * | 1999-06-26 | 2001-11-02 | 윤종용 | 기입 주기의 프로그래밍이 가능한 동기식 메모리 장치 및 이를 이용한 데이터 기입 방법 |
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| US7120220B2 (en) | 2004-12-23 | 2006-10-10 | Ramtron International Corporation | Non-volatile counter |
| US7142627B2 (en) | 2004-12-23 | 2006-11-28 | Ramtron International Corporation | Counting scheme with automatic point-of-reference generation |
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| US9009547B2 (en) | 2011-01-27 | 2015-04-14 | Apple Inc. | Advanced programming verification schemes for analog memory cells |
| US9293194B2 (en) | 2011-01-27 | 2016-03-22 | Apple Inc. | Programming and erasure schemes for analog memory cells |
| JP5404670B2 (ja) | 2011-02-10 | 2014-02-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US8374040B2 (en) | 2011-02-25 | 2013-02-12 | International Business Machines Corporation | Write bandwidth in a memory characterized by a variable write time |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH03250496A (ja) * | 1990-02-27 | 1991-11-08 | Nec Corp | 電気的書込み消去可能な不揮発性半導体記憶装置 |
| JP3248928B2 (ja) * | 1991-08-23 | 2002-01-21 | 富士通株式会社 | 不揮発性半導体記憶装置およびデータ消去方法 |
| JPH0581881A (ja) * | 1991-09-20 | 1993-04-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3348466B2 (ja) * | 1992-06-09 | 2002-11-20 | セイコーエプソン株式会社 | 不揮発性半導体装置 |
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| JP3448365B2 (ja) * | 1994-09-20 | 2003-09-22 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
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1995
- 1995-09-27 JP JP27488695A patent/JP2806326B2/ja not_active Expired - Lifetime
-
1996
- 1996-09-24 US US08/719,980 patent/US5708605A/en not_active Expired - Fee Related
- 1996-09-25 TW TW085111729A patent/TW307012B/zh active
- 1996-09-25 KR KR1019960042329A patent/KR100215351B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100215351B1 (ko) | 1999-08-16 |
| JPH0991979A (ja) | 1997-04-04 |
| TW307012B (ja) | 1997-06-01 |
| US5708605A (en) | 1998-01-13 |
| KR970017665A (ko) | 1997-04-30 |
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