JPH08203286A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 書き換え可能な回数を増加させることのでき
る不揮発性半導体記憶装置を得る。 【構成】 消去状態の確認によって消去不十分と判定さ
れた場合に繰り返して行われる情報内容の消去動作のた
めの消去パルスの数をカウントし、その計数値があらか
じめ定められた設定値を超えた場合に消去パルス数超過
信号を出力する消去パルスカウンタ２７を設け、この消
去パルス数超過信号を受けたときには、メモリセルの消
去状態を確認するために生成している消去ベリファイ電
圧の電圧値を通常時よりも高くする機能をベリファイ電
圧発生回路（ベリファイ電圧確認手段２６）に持たせた
もの。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電源のオフなどによ
って記憶内容が失われることのない不揮発性半導体記憶
装置に関するもので、特に、フラッシュメモリにおける
消去／書き込みサイクルの特性向上に関するものであ
る。

【０００２】

【従来の技術】図１１は従来の不揮発性半導体記憶装置
の一例を示すブロック図で、ここではフラッシュメモリ
の概略構成について示している。図において、１は不揮
発性メモリトランジスタによる複数のメモリセルを格子
状に配列して形成した、電気的に書き込み、消去が可能
なフラッシュメモリのメモリセルアレイである。２はこ
のメモリセルアレイ１のビットを選択するＹゲートであ
り、３はメモリセルアレイ１のソース線を接地と高電圧
とに切り換え接続するソース線スイッチである。４はア
ドレス信号をデコードしてメモリセルアレイ１のワード
線を駆動するＸデコーダ、５はアドレス信号をデコード
してＹゲート２における選択を制御するＹデコーダであ
り、６は外部からのアドレス信号をラッチして、Ｘデコ
ーダ４とＹデコーダ５に供給するアドレスレジスタであ
る。７はＹゲート２を介してメモリセルアレイ１にデー
タの書き込みを行う書き込み回路、８はＹゲート２を介
してメモリセルアレイ１よりデータの読み出しを行うセ
ンスアンプであり、９はこれら書き込み回路７あるいは
センスアンプ８によって入出力されるデータをラッチす
るに入出力バッファである。

【０００３】また、１０はＸデコーダ４およびＹデコー
ダ５へのプログラムパルス（書き込みパルス）を生成す
るプログラム電圧発生回路であり、１１はＸデコーダ４
およびＹデコーダ５に供給するプログラムベリファイ電
圧と消去ベリファイ電圧とを生成するベリファイ電圧発
生回路である。１２は入力されたコマンドをラッチする
コマンドレジスタであり、１３はこのコマンドレジスタ
１２からの出力を受けて、外部から入力されたデータに
より動作モードの設定を行うコマンドデコーダである。
１４は書き込み動作時のプログラムパルス、および消去
動作時の消去パルスの出力期間を設定するためのタイマ
回路であり、１５は外部から書き込みイネーブル信号
（／ＷＥ）、チップイネーブル信号（／ＣＥ）、出力イ
ネーブル信号（／ＯＥ）などの制御信号が与えられて、
当該フラッシュメモリの全体制御を行う制御回路であ
る。

【０００４】なお、上記Ｘデコーダ４とＹデコーダ５に
よってメモリセルアレイ１より所定のメモリセルの選択
を行う選択手段が形成され、メモリセルプログラム電圧
発生回路１０と書き込み回路７によってメモリセルアレ
イ１よりその選択手段で選択されたメモリセルに情報を
書き込む書き込み手段が形成されている。また、コマン
ドデコーダ１３とソース線スイッチ３によってメモリセ
ルアレイ１の各メモリアレイの情報内容を消去する消去
手段が形成され、ベリファイ電圧発生回路１１とセンス
アンプ８によってメモリセルの消去状態および書き込み
状態の確認を行うデータ確認手段が形成されている。

【０００５】図１２は上記メモリセルアレイ１を形成し
ているメモリセルとしての、不揮発性メモリトランジス
タの概略構造を示す断面図である。図において、１６は
半導体基板であり、１７はこの半導体基板１６の表面に
形成されたソース拡散領域、１８は同じくドレイン拡散
領域である。１９はこれらソース拡散領域１７およびド
レイン拡散領域１８の間の上方に酸化膜を介して配置さ
れたフローティングゲートであり、２０はこのフローテ
ィングゲート１９のさらに上方に酸化膜を介して配置さ
れたコントロールゲートである。なお、半導体基板１６
とフローティングゲート１９との間の酸化膜はトンネル
酸化膜と呼ばれ、例えば１００オングストローム程度に
薄く形成されており、トンネル現象を利用してフローテ
ィングゲート１９の電子の移動を可能にしている。

【０００６】また、図１３は図１１に示したメモリセル
アレイ１とその周辺の回路構成を詳細に示したブロック
図である。図において、２１はメモリセルアレイ１の同
一ビットに配列された各メモリセルのドレインが接続さ
れているビット線（ＢＬ１〜ＢＬ３）であり、２２は同
一ワードに配列された各メモリセルのコントロールゲー
トが接続されているワード線（ＷＬ１〜ＷＬ３）であ
る。２３はそれぞれが対応するビット線２１に接続され
たＹゲート２のＹゲートトランジスタであり、２４はこ
のＹゲートトランジスタ２３を介して各ビット線２１に
接続されるＩ／Ｏ線である。２５はメモリセルアレイ１
のすべてのメモリセルのソースが接続されているソース
線であり、このソース線２５はソース線スイッチ３に接
続されている。また、前記ワード線２２はＸデコーダ４
に、Ｙゲートトランジスタ２３のゲートはＹデコーダ５
に接続されており、Ｉ／Ｏ線２４には書き込み回路７お
よびセンスアンプ８が接続されている。

【０００７】次に動作について説明する。まず、図１３
において円で囲まれているメモリセルにデータを書き込
む場合の動作について説明する。外部より入出力バッフ
ァ９に入力されたデータに応じて書き込み回路７が活性
化され、Ｙゲート２のＩ／Ｏ線２４にプログラム電圧が
供給される。同時に、外部よりアドレスレジスタ６に入
力されたアドレス信号により、Ｘデコーダ４およびＹデ
コーダ５を介してワード線２２（ＷＬ１）とＹゲートト
ランジスタ２３とが選択され、高電圧Ｖ_PPが円で囲まれ
たメモリセルに印加される。この時（プログラム時）、
ソース線２５はソース線スイッチ３によって接地され
る。このようにして、図１３中の円で囲まれた１個のメ
モリセルにのみ電流が流れてホットエレクトロンが発生
し、当該メモリセルのしきい値が高くなる。

【０００８】次に消去動作について説明する。まず、Ｘ
デコーダ４およびＹデコーダ５が非活性化され、メモリ
セルアレイ１のすべてのメモリセルが非選択状態とな
る。すなわち、各メモリセルに接続されたワード線２２
が接地され、そのドレインはＹゲート２のＹゲートトラ
ンジスタ２３によってオープン状態にされる。一方、ソ
ース線２５にはソース線スイッチ３より高電圧が与えら
れる。このようにして、メモリセルアレイ１のしきい値
はトンネル現象によって低い方にシフトする。そしてソ
ース線２５は各メモリセルに共通に接続されているた
め、消去はすべてのメモリセルに対して一括して行われ
る。

【０００９】次に読み出し動作について説明する。な
お、この場合も書き込み動作の場合と同様に、図１３の
円で囲まれたメモリセルの読み出しについて説明する。
まず、外部よりアドレスレジスタ６に入力されたアドレ
ス信号が、Ｘデコーダ４とＹデコーダ５とによって処理
され、選択されたワード線２２（ＷＬ１）とＹゲート２
のＹゲートトランジスタ２３が“Ｈ”レベルとなる。こ
のとき、ソース線２５はソース線スイッチ３によって接
地される。そして、選択されたメモリセルにデータが書
き込まれていてそのしきい値が高ければ、ワード線２２
から“Ｈ”レベル信号がそのコントロールゲートに与え
られてもメモリセルはオンせず、従ってビット線２１
（ＢＬ１）からソース線２５に電流が流れることはな
い。一方、メモリセルが消去されている時には、メモリ
セルのしきい値が低い方にシフトしているため、コント
ロールゲートに“Ｈ”レベル信号が与えられるとメモリ
セルはオンし、ビット線２１（ＢＬ１）からソース線２
５に電流が流れる。このメモリセルを介してビット線２
１からソース線２５に電流が流れるか否かをセンスアン
プ８で検知すれば、読み出しデータ“１”あるいは
“０”が得られる。

【００１０】以上のようにして、フラッシュメモリのデ
ータの書き込み、消去、および読み出しが行われる。

【００１１】次に、図１１および図１４〜図１７を参照
して、周辺回路の動作タイミングを含めた自動書き込み
および自動消去の動作を説明する。ここで、図１４、図
１５は自動書き込みの動作を説明するためのフローチャ
ートおよびタイミングチャートであり、図１６、図１７
は自動消去の動作を説明するためのフローチャートおよ
びタイミングチャートである。なお、フラッシュメモリ
においては、書き込み、消去のモード設定は入力データ
の組み合わせによって行われる。つまり、書き込みイネ
ーブル信号（／ＷＥ）の立ち上がりのデータにてモード
設定が行われる。

【００１２】まず、図１４、図１５を参照して、自動書
き込みの場合について説明する。初めにステップＳＴ１
において、書き込みイネーブル信号の立ち上がりに伴っ
て電圧Ｖ_CCおよびＶ_PPが立ち上げられ、プログラムスタ
ートとなる。続いてステップＳＴ２において、書き込み
イネーブル信号が立ち下げられ、その後のステップＳＴ
２における書き込みイネーブル信号の立ち上がりのタイ
ミングで、入力データ“１０Ｈ”がコマンドレジスタ１
２にラッチされてプログラムコード書き込みとなる。そ
の後、入力データ“１０Ｈ”はコマンドデコーダ１３に
よってデコードされ、動作モードがプログラムモードに
設定される。

【００１３】動作モードがプログラムモードになると、
ステップＳＴ３において、書き込みイネーブル信号が再
度立ち下げられ、アドレスレジスタ６に外部からのアド
レス信号がラッチされる。その後の書き込みイネーブル
信号の立ち上がりのタイミングでデータＤＩＮが書き込
み回路７にラッチされる。次にプログラム電圧発生回路
１０においてタイマ回路１４によって設定された所定期
間、プログラムパルスが生成されてＸデコーダ４とＹデ
コーダ５に印加される。このようにして、前述のごとく
プログラムが行われる。

【００１４】続いて、動作モードが自動的にプログラム
ベリファイモードになる。このときベリファイ電圧発生
回路１１によってプログラムベリファイ電圧（〜６．５
Ｖ）が生成され、それがＸデコーダ４とＹデコーダ５と
に与えられる。そのため、メモリセルアレイ１のメモリ
セルのコントロールゲートに与えられる電圧が、通常の
読み出し時のもの（〜５Ｖ）より高くなる。従って、不
十分なしきい値シフトを示すメモリセルはオンしやすく
なるため、書き込み不良を発見できるようになる。

【００１５】次に、読み出しを行って、書き込まれたデ
ータのチェックを行う。そして、読み出されたデータか
ら書き込み不良であると判定されると、さらにステップ
ＳＴ２〜ＳＴ４の処理を行って書き込みを行う。そし
て、書き込み正常と判定されると、ステップＳＴ５にお
いてモードを読み出しモードにセットし、プログラムを
終了する。

【００１６】次に、図１６、図１７を参照して、自動消
去動作について説明する。まず、ステップＳＴ１１にお
いて電圧Ｖ_CCおよびＶ_PPが立ち上げられ、次にステップ
ＳＴ１２において、書き込みイネーブル信号を立ち下げ
て消去コマンド“３０Ｈ”を入力する。続いて、ステッ
プＳＴ１３において消去確認のコマンド入力が行われ、
書き込みイネーブル信号の立ち上がりとともに、前述の
書き込みフロー処理に従って、全ビットに“０”の書き
込みを行う。これは、書き込みが行われずに消去された
状態のセルが残っていると、その消去されたメモリセル
がさらに消去されて過消去されるのを防止するためであ
る。この消去前書き込みが終了するとイレーズ信号が立
ち上がる。それを受けてタイマ信号も立ち上がり、タイ
マ回路１４によって設定された所定期間、内部で消去パ
ルスが発生する。すなわち、ソース線スイッチ３よりソ
ース線２５を経由して、メモリセルのソースに高電圧Ｖ
_PPが所定期間与えられる。

【００１７】続いて、自動的に動作モードが消去ベリフ
ァイモードに移り、ベリファイ電圧発生回路１１によっ
て消去ベリファイ電圧（〜３．２Ｖ）がＸデコーダ４と
Ｙデコーダ５とに与えられる。そのため、メモリセルア
レイ１のコントロールゲートに与えられる電圧が、通常
の読み出し時のもの（〜５Ｖ）よりも低くなり、消去不
十分なメモリセルがオンしにくくなる。このようにし
て、消去の確認をより確実に行うことができるようにな
る。

【００１８】次に読み出しを行い、実際に消去されたか
否かの消去の確認が行われる。そして、消去不十分であ
ると判定された場合には、ステップＳＴ１２〜ＳＴ１４
の処理を再実行して消去動作を繰り返す。一方、消去が
充分と判定されれば、ベリファイしたアドレスが最終で
あるか否かの判定を行い、アドレスが最終でなければ内
部的にアドレスをインクリメントして、次のアドレスの
消去データのベリファイを行う。また、ベリファイした
アドレスが最終であることが判別されると、ステップＳ
Ｔ１５において動作モードを読み出しモードに設定して
一連の動作を終了する。

【００１９】なお、このような従来の不揮発性半導体記
憶装置に関連した技術が記載された文献としては、例え
ば「アイ・トリプルイー ジャーナル オブ ソリッド
ステート サーキッツ（ＩＥＥＥ Ｊｏｕｒｎａｌ
ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ）」
第２３巻、第５号（１９８８年１０月）の第１１５７〜
１１６９ページなどがある。

【００２０】

【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置（フラッシュメモリ）は以上のように構成され
ているので、消去／書き込みを繰り返し実行していく
と、メモリセルの劣化により、自動消去の際の消去パル
ス数や、自動書き込みの際の書き込みパルス数が増加し
て規格を超えてしまい、消去／書き込みの回数が減少し
てしまうなどの問題点があった。

【００２１】この発明は上記のような問題点を解消する
ためになされたもので、自動消去の際の消去パルス数
や、自動書き込みの際の書き込みパルス数の増加を防止
し、書き換え可能な回数を増やすことのできる不揮発性
半導体記憶装置を得ることを目的とする。

【００２２】

【課題を解決するための手段】請求項１に記載の発明に
係る不揮発性半導体記憶装置は、消去状態の確認時に消
去不十分と判定されると繰り返される消去動作のための
消去パルスの数をカウントし、計数値が所定の設定値を
超えると消去パルス数超過信号を出力する消去パルスカ
ウンタを設けるとともに、消去パルスカウンタから消去
パルス数超過信号を受けた場合に、メモリセルの消去状
態を確認するための消去ベリファイ電圧を高い値に変更
する機能をデータ確認手段に持たせたものである。

【００２３】また、請求項２に記載の発明に係る不揮発
性半導体記憶装置は、消去状態の確認時に消去不十分と
判定されると繰り返される消去動作のための消去パルス
の数をカウントし、計数値が所定の設定値を超えると消
去パルス数超過信号を出力する消去パルスカウンタを設
けるとともに、消去状態の確認時に消去状態のメモリセ
ルより情報内容を読み出す際の読み出し感度を、消去パ
ルスカウンタから消去パルス数超過信号を受けた場合に
上げる機能をデータ確認手段に持たせたものである。

【００２４】また、請求項３に記載の発明に係る不揮発
性半導体記憶装置は、書き込み状態の確認時に書き込み
不十分と判定されると繰り返される書き込み動作のため
の書き込みパルスの数をカウントし、計数値が所定の設
定値を超えると書き込みパルス数超過信号を出力する書
き込みパルスカウンタを設けるとともに、書き込みパル
スカウンタからの書き込みパルス数超過信号を受けた場
合に、メモリセルの書き込み状態を確認するためのプロ
グラムベリファイ電圧を低い値に変更する機能をデータ
確認手段に持たせたものである。

【００２５】また、請求項４に記載の発明に係る不揮発
性半導体記憶装置は、書き込み状態の確認時に書き込み
不十分と判定されると繰り返される書き込み動作のため
の書き込みパルスの数をカウントし、計数値が所定の設
定値を超えると書き込みパルス数超過信号を出力する書
き込みパルスカウンタを設けるとともに、書き込み状態
の確認時に書き込み状態のメモリセルより情報内容を読
み出す際の読み出し感度を、書き込みパルスカウンタか
らの書き込みパルス数超過信号を受けた場合に下げる機
能をデータ確認手段に持たせたものである。

【００２６】

【作用】請求項１に記載の発明におけるデータ確認手段
は、消去不十分と判定されると繰り返して行われる消去
動作のための消去パルスの数をカウントしている消去パ
ルスカウンタが、その計数値が所定の設定値を超えたと
きに発生する消去パルス数超過信号受をけた場合に、メ
モリセルの消去状態を確認するための消去ベリファイ電
圧の電圧値を通常時よりも高い値に変更することによ
り、消去確認時に消去不十分なメモリセル（実用上は問
題なし）をオンしやすくして、消去パルス数が増加する
のを抑制する。

【００２７】また、請求項２に記載の発明におけるデー
タ確認手段は、消去不十分と判定されると繰り返して行
われる消去動作のための消去パルスの数をカウントして
いる消去パルスカウンタが、その計数値が所定の設定値
を超えたときに発生する消去パルス数超過信号を受けた
場合に、消去状態の確認時に消去状態のメモリセルより
情報内容を読み出す際の読み出し感度を通常時よりも上
げることにより、消去確認時に消去不十分なメモリセル
（実用上は問題なし）を消去状態と判断できるようにし
て、消去パルス数が増加するのを抑制する。

【００２８】また、請求項３に記載の発明におけるデー
タ確認手段は、書き込み不十分と判定されると繰り返し
て行われる書き込み動作のための書き込みパルスの数を
カウントしている書き込みパルスカウンタが、その計数
値が所定の設定値を超えたときに発生する書き込みパル
ス数超過信号を受けた場合に、メモリセルの書き込み状
態を確認するためのプログラムベリファイ電圧の電圧値
を通常時よりも低い値に変更することにより、書き込み
確認時に書き込み不十分なメモリセル（実用上は問題な
し）をオフしやすくして、書き込みパルス数が増加する
のを抑制する。

【００２９】また、請求項４に記載の発明におけるデー
タ確認手段は、書き込み不十分と判定されると繰り返し
て行われる書き込み動作のための書き込みパルスの数を
カウントしている書き込みパルスカウンタが、その計数
値が所定の設定値を超えたときに発生する書き込みパル
ス数超過信号を受けた場合に、書き込み状態の確認時に
書き込み状態のメモリセルより情報内容を読み出す際の
読み出し感度を通常時よりも下げることにより、書き込
み確認時に書き込み不十分なメモリセル（実用上は問題
なし）を書き込み状態と判断できるようにして、書き込
みパルス数が増加するのを抑制する。

【００３０】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の実施例１による不揮発性半導体
記憶装置を示すブロック図であり、この場合もフラッシ
ュメモリを例に示している。図において、１はメモリセ
ルアレイ、２はＹゲート、３は消去手段としてのソース
線スイッチ、４は選択手段としてのＸデコーダ、５は同
じく選択手段としてのＹデコーダ、６はアドレスレジス
タ、７は書き込み手段としての書き込み回路、８はデー
タ確認手段としてのセンスアンプ、９は入出力バッフ
ァ、１０は書き込み手段としてのプログラム電圧発生回
路、１２はコマンドレジスタ、１３は消去手段としての
コマンドデコーダ、１４はタイマ回路、１５は制御回路
であり、図１１に同一符号を付した従来のそれらと同
一、もしくは相当部分であるため詳細な説明は省略す
る。

【００３１】２６はメモリセルアレイ１のメモリセルの
書き込み状態を確認するためのプログラムベリファイ電
圧、および消去状態を確認するための消去ベリファイ電
圧を発生して、前記センスアンプ８とともにデータ確認
手段としてのベリファイ電圧発生回路であるが、発生す
る消去ベリファイ電圧の電圧値を外部からの信号によっ
て制御可能に構成されている点で、図１１に符号１１を
付して示した従来のものとは異なっている。２７はこの
ベリファイ電圧発生回路２６より発生された消去ベリフ
ァイ電圧を用いて行われた消去状態の確認によって消去
不十分と判定された場合に、コマンドデコーダ１３から
繰り返して送出される消去パルス（ＥＲＳ）の数をカウ
ントして、その計数値があらかじめ定められた設定値を
超えた場合に、ベリファイ電圧発生回路２６に対して、
それが発生する消去ベリファイ電圧の電圧値を高く変更
させるための消去パルス数超過信号（ＥＲＳ−ＯＶＥ
Ｒ）を送出する消去パルスカウンタである。

【００３２】図２は前記消去パルスカウンタ２７の構成
を示すブロック図であり、この消去パルスカウンタ２７
は図示のように、縦続接続された複数の分周器２８ａ〜
２８ｎによって構成されている。なお、この分周器２８
ａ〜２８ｎの個数は、当該消去パルスカウンタ２７にあ
らかじめ設定される規定値によって決定されるものであ
る。また、図３は前記ベリファイ電圧発生回路２６の構
成を示す回路図であり、図中に円で囲んで示した２９
は、消去パルスカウンタ２７からの消去パルス数超過信
号（ＥＲＳ−ＯＶＥＲ）によってオンとなって、当該ベ
リファイ電圧発生回路２６から出力される消去ベリファ
イ電圧の電圧値を高くするためのトランスファゲートで
ある。なお、このベリファイ電圧発生回路２６は、内部
消去確認動作信号が入力されている場合にはベリファイ
電圧として消去ベリファイ電圧を出力し、内部書き込み
確認動作信号が入力されている場合にはベリファイ電圧
としてプログラムベリファイ電圧を出力するものであっ
て、このトランスファゲート２９が設けられている以外
は従来のものと同様であるため、ここではその他の部分
の説明は省略する。

【００３３】次に動作について説明する。従来の場合と
同様に、消去コマンド“３０Ｈ”が入力され、続いて消
去確認のコマンド入力が行われると、コマンドデコーダ
１３でイレーズ信号が立ち上がる。それを受けてタイマ
信号も立ち上がり、タイマ回路１４によって設定された
所定期間、コマンドデコーダ１３より消去パルス（ＥＲ
Ｓ）が発生される。これによって、ソース線スイッチ３
よりソース線２５を経由して、メモリセルアレイ１の各
メモリセルのソースに高電圧Ｖ_PPが所定期間与えられて
情報内容の消去が行われる。

【００３４】その後、消去ベリファイモードにてベリフ
ァイ電圧発生回路２６より消去ベリファイ電圧（〜３．
２Ｖ）がＸデコーダ４とＹデコーダ５に与えら、実際に
消去されたか否かの確認が行われる。そして、消去不十
分であると判定された場合には、コマンドデコーダ１３
が再度消去パルスを発生して消去動作を再実行する。消
去パルスカウンタ２７はこのコマンドデコーダ１３が発
生する消去パルスの数を順次カウントアップしていく。
この消去不十分によって再実行される消去動作の回数が
あらかじめ定められた設定値を超えると、消去パルスカ
ウンタ２７は消去パルス数超過信号を生成してベリファ
イ電圧発生回路２６に送出する。

【００３５】ベリファイ電圧発生回路２６では、この消
去パルスカウンタ２７からの消去パルス数超過信号が入
力されるとトランスファゲート２９がオンとなり、それ
によって通常設定されている値（〜３．２Ｖ）よりも若
干高い値（〜３．８Ｖ）のベリファイ電圧を発生する。
従って、そのしきい値が多少高め（通常設定されている
電圧値の消去ベリファイ電圧による確認では消去不十分
となっても実使用では問題とならない程度）であっても
メモリセルはオンし、このメモリセルを介してビット線
２１からソース線２５に電流が流れる。このように、消
去パルス数があらかじめ定められた設定値を超えた場合
に消去ベリファイ電圧を高めに変更することにより、消
去確認時に消去不十分と判定されたメモリセル（実用上
では消去は十分である）をオンしやすくして、消去パル
ス数の増加を抑制している。

【００３６】実施例２．次に、この発明の実施例２を図
について説明する。図４はこの発明の他の実施例による
不揮発性半導体記憶装置を示すブロック図であり、相当
部分には図１１と同一符号を付してその説明を省略す
る。なお、この場合もフラッシュメモリを例に示してい
る。図において、２７はコマンドデコーダ１３からの消
去パルスの数をカウントして、その計数値があらかじめ
定められた設定値を超えた場合に消去パルス数超過信号
（ＥＲＳ−ＯＶＥＲ）を送出する、実施例１のものと同
等の消去パルスカウンタである。３０はメモリセルアレ
イ１のメモリセルからの読み出し情報を検知増幅して入
出力バッファ９に転送するセンスアンプであるが、消去
パルスカウンタ２７より送出された消去パルス数超過信
号によって、消去状態のメモリセルの読み出し感度が制
御可能に構成されている点で、図１１に符号８を付して
示した従来のものとは異なっている。

【００３７】また、図５はそのセンスアンプ３０の構成
を示す回路図であり、図中に円で囲んで示した３１は、
消去パルスカウンタ２７からの消去パルス数超過信号
（ＥＲＳ−ＯＶＥＲ）によってオフとなって、消去状態
のメモリセルの読み出し感度を高くするためのトランス
ファゲートである。なお、他の部分については、従来か
らのセンスアンプと同様であるため、ここではその説明
は省略する。ここで、この実施例２においては、データ
確認手段はこのセンスアンプ３０とベリファイ電圧発生
回路１１とによって形成されている。

【００３８】次に動作について説明する。消去ベリファ
イモードにて実際に消去されたか否かの確認が行われ、
消去不十分であると判定された場合には、コマンドデコ
ーダ１３より再度消去パルスを発生して消去動作を再実
行する。消去パルスカウンタ２７はこの消去パルスの数
を順次カウントアップしていき、その計数値があらかじ
め定められた設定値を超えると、消去パルス数超過信号
を生成してセンスアンプ３０に送出する。

【００３９】センスアンプ３０では、この消去パルスカ
ウンタ２７からの消去パルス数超過信号が入力されると
トランスファゲート３１がオフとなり、それによって消
去状態のメモリセルの読み出し感度が上がる。従って、
そのしきい値が多少高い（通常設定されている電圧値の
消去ベリファイ電圧による確認では消去不十分となって
も実使用では問題とならない程度）状態でも、そのメモ
リセルを介してビット線２１からソース線２５に流れる
電流は検知することが可能となる。このように、消去パ
ルス数があらかじめ定められた設定値を超えた場合に
は、センスアンプ３０の消去状態のメモリセルの読み出
し感度を上げることにより、消去確認時に消去不十分と
判定されたメモリセル（実用上では消去は十分である）
を消去状態と判定できるようにして、消去パルス数の増
加を抑制している。

【００４０】実施例３．次に、この発明の実施例３を図
について説明する。図６はこの発明のさらに他の実施例
による不揮発性半導体記憶装置を示すブロック図であ
り、相当部分には図１１と同一符号を付してその説明を
省略する。なお、この場合もフラッシュメモリを例に示
している。図において、３２はメモリセルアレイ１のメ
モリセルの書き込み状態を確認するためのプログラムベ
リファイ電圧、および消去状態を確認するための消去ベ
リファイ電圧を発生するベリファイ電圧発生回路である
が、発生するプログラムベリファイ電圧の電圧値を外部
からの信号によって制御可能に構成されている点で、図
１１に符号１１を付して示した従来のものとは異なって
いる。３３はこのベリファイ電圧発生回路３２より発生
されたプログラムベリファイ電圧を用いて行われた書き
込み状態の確認によって書き込み不十分と判定された場
合に、プログラム電圧発生回路１０から繰り返して送出
されるプログラムパルス（ＰＲＧ 書き込みパルス）の
数をカウントして、その計数値があらかじめ定められた
設定値を超えた場合に、ベリファイ電圧発生回路２６に
発生するプログラムベリファイ電圧の電圧値を低く変更
させるための書き込みパルス数超過信号（ＰＲＧ−ＯＶ
ＥＲ）を送出する書き込みパルスカウンタである。

【００４１】図７は前記書き込みパルスカウンタ３３の
構成を示すブロック図であり、この書き込みパルスカウ
ンタ３３は縦続接続された複数の分周器２８ａ〜２８ｎ
によって構成された、図２に示される消去パルスカウン
タ２７と同様のものである。また、図８は前記ベリファ
イ電圧発生回路３２の構成を示す回路図であり、図中に
円で囲んで示した３４は、書き込みパルスカウンタ３３
からの書き込みパルス数超過信号によってオフとなっ
て、当該ベリファイ電圧発生回路３２から出力されるプ
ログラムベリファイ電圧の電圧値を低くするトランスフ
ァゲートである。なお、このベリファイ電圧発生回路３
２も、他の部分については従来からのものと同様である
ためその説明は省略する。ここで、この実施例３におい
ては、このベリファイ電圧発生回路３２とセンスアンプ
８とによってデータ確認手段が形成されている。

【００４２】次に動作について説明する。従来の場合と
同様に、まず書き込みコマンド“１０Ｈ”が入力されて
プログラムモードとなり、続いてアドレス信号およびデ
ータＤＩＮの入力が行われると、プログラム電圧発生回
路１０からタイマ回路１４により設定された所定期間、
プログラムパルス（書き込みパルス）がＸデコーダ４と
Ｙデコーダ５に入力されてプログラムが行われる。その
後、プログラムベリファイモードとなってベリファイ電
圧発生回路３２よりプログラムベリファイ電圧（〜６．
５Ｖ）がＸデコーダ４とＹデコーダ５に与えられ、実際
にデータが書き込まれたか否かの確認が行われる。そし
て、書き込み不十分であると判定された場合には、プロ
グラム電圧発生回路１０より再度プログラムパルスを発
生して書き込み動作を再実行する。書き込みパルスカウ
ンタ３３はこのプログラム電圧発生回路３２が発生する
プログラムパルスの数を順次カウントアップしていく。
この書き込み不十分によって再実行される書き込み動作
の回数があらかじめ定められた設定値を超えると、書き
込みパルスカウンタ３３は書き込みパルス数超過信号
（ＰＲＧ−ＯＶＥＲ）を生成してベリファイ電圧発生回
路３２に送出する。

【００４３】この書き込みパルスカウンタ３３からの書
き込みパルス数超過信号が入力されたベリファイ電圧発
生回路３６ではトランスファゲート３４がオフとなり、
それによって通常設定されている値（〜６．５Ｖ）より
も若干低い値（〜６．２Ｖ）のプログラムベリファイ電
圧を発生する。従って、そのしきい値が多少低め（通常
設定されている電圧値のプログラムベリファイ電圧によ
る確認では書き込み不十分となっても実使用では問題と
ならない程度）であってもメモリセルはオフし、このメ
モリセルを介してビット線２１からソース線２５へ電流
が流れることはない。このように、プログラムパルス数
があらかじめ定められた設定値を超えた場合にプログラ
ムベリファイ電圧を低めに変更することにより、書き込
み確認時に書き込み不十分と判定されたメモリセル（実
用上では問題ないレベル）をオフしやすくして、書き込
みパルス数の増加を抑制している。

【００４４】実施例４．次に、この発明の実施例４を図
について説明する。図９はこの発明のさらに他の実施例
による不揮発性半導体記憶装置を示すブロック図であ
り、相当部分には図１１と同一符号を付してその説明を
省略する。なお、この場合もフラッシュメモリを例に示
している。図において、３３はプログラム電圧発生回路
１０からの書き込みパルスの数をカウントして、その計
数値があらかじめ定められた設定値を超えた場合に書き
込みパルス数超過信号（ＰＲＧ−ＯＶＥＲ）を送出す
る、実施例３のものと同等の書き込みパルスカウンタで
ある。３５はメモリセルアレイ１のメモリセルからの読
み出し情報を検知増幅して入出力バッファ９に転送する
センスアンプであるが、書き込みパルスカウンタ３３よ
り送出された書き込みパルス数超過信号によって、書き
込み状態のメモリセルの読み出し感度が制御可能に構成
されている点で、図１１に符号８を付して示した従来の
ものとは異なっている。

【００４５】また、図１０はそのセンスアンプ３５の構
成を示す回路図であり、図中に円で囲んで示した３６
は、書き込みパルスカウンタ３３からの書き込みパルス
数超過信号によってオンとなって、書き込み状態のメモ
リセルの読み出し感度を低くするためのトランスファゲ
ートである。なお、このセンスアンプ３５も、他の部分
については従来からのものと同様であるためその説明は
省略する。ここで、この実施例４においては、データ確
認手段はこのセンスアンプ３５とベリファイ電圧発生回
路１１とによって形成されている。

【００４６】次に動作について説明する。プログラムベ
リファイモードにて実際にデータが書き込まれたか否か
の確認が行われ、書き込み不十分であると判定された場
合には、プログラム電圧発生回路１０より再度プログラ
ムパルス（書き込みパルス）を発生して書き込み動作を
再実行する。書き込みパルスカウンタ３３はこのプログ
ラムパルスの数を順次カウントアップしていき、その計
数値があらかじめ定められた設定値を超えると、書き込
みパルス数超過信号を生成してセンスアンプ３５に送出
する。

【００４７】センスアンプ３５では、この書き込みパル
スカウンタ３３からの書き込みパルス数超過信号が入力
されるとトランスファゲート３６がオンとなり、それに
よって書き込み状態のメモリセルの読み出し感度が下が
る。従って、そのしきい値が多少低い（通常設定されて
いる電圧値の書き込みベリファイ電圧による確認では書
き込み不十分となっても実使用では問題とならない程
度）状態でも、そのメモリセルを介してビット線２１か
らソース線２５に流れる電流が検知されることはなくな
る。このように、書き込みパルス数があらかじめ定めら
れた設定値を超えた場合には、センスアンプ３５の書き
込み状態のメモリセルの読み出し感度を下げることによ
り、書き込み確認時に書き込み不十分と判定されたメモ
リセル（実用上では問題なし）を書き込み状態と判定で
きるようにして、書き込みパルス数の増加を抑制してい
る。

【００４８】

【発明の効果】以上のように、請求項１に記載の発明に
よれば、消去パルスカウンタが、消去状態の確認時に消
去不十分と判定されると繰り返される消去動作のための
消去パルスの数をカウントして、その計数値が所定の設
定値を超えたときに消去パルス数超過信号を発生し、そ
の消去パルス数超過信号を受けたデータ確認手段が、メ
モリセルの消去状態を確認するための消去ベリファイ電
圧の電圧値を通常時よりも高い値に変更するように構成
したので、消去確認時に消去不十分なメモリセル（実使
用では問題なし）がオンしやすくなって、消去パルス数
が増加するのを抑制することが可能となり、書き換え可
能な回数を増やすことができる不揮発性半導体記憶装置
が得られる効果がある。

【００４９】また、請求項２に記載の発明によれば、消
去パルスカウンタが、消去状態の確認時に消去不十分と
判定されると繰り返される消去動作のための消去パルス
の数をカウントして、その計数値が所定の設定値を超え
たときに消去パルス数超過信号を発生し、その消去パル
ス数超過信号を受けたデータ確認手段が、消去状態の確
認時に消去状態のメモリセルより情報内容を読み出す際
の読み出し感度を通常時よりも上げるように構成したの
で、メモリセルを介してビット線からソース線に流れる
電流が小さくても十分に検知可能となって、消去確認時
に消去不十分なメモリセル（実使用では問題なし）も消
去状態と判断できるようになるため、消去パルス数が増
加するのを抑制することが可能となって、書き換え可能
な回数を増やすことができる不揮発性半導体記憶装置が
得られる効果がある。

【００５０】また、請求項３に記載の発明によれば、書
き込みパルスカウンタが、書き込み状態の確認時に書き
込み不十分と判定されると繰り返される書き込み動作の
ための書き込みパルス（プログラムパルス）の数をカウ
ントして、その計数値が所定の設定値を超えたときに書
き込みパルス数超過信号を発生し、その書き込みパルス
数超過信号を受けたデータ確認手段が、メモリセルの書
き込み状態を確認するためのプログラムベリファイ電圧
の電圧値を通常時よりも低い値に変更するように構成し
たので、書き込み確認時に書き込み不十分なメモリセル
（実使用では問題なし）がオフしやすくなって、書き込
みパルス数が増加するのを抑制することが可能となり、
書き換え可能な回数を増やすことができる不揮発性半導
体記憶装置が得られる効果がある。

【００５１】また、請求項４に記載の発明によれば、書
き込みパルスカウンタが、書き込み状態の確認時に書き
込み不十分と判定されると繰り返される書き込み動作の
ための書き込みパルス（プログラムパルス）の数をカウ
ントして、その計数値が所定の設定値を超えたときに書
き込みパルス数超過信号を発生し、その書き込みパルス
数超過信号を受けたデータ確認手段が、書き込み状態の
確認時に書き込み状態のメモリセルより情報内容を読み
出す際の読み出し感度を通常時よりも下げるように構成
したので、メモリセルを介してビット線２１からソース
線２５に小さな電流が流れても、それを検知することは
なく、書き込み確認時に書き込み不十分なメモリセル
（実使用では問題なし）も書き込み状態と判断できるよ
うになるため、書き込みパルス数が増加するのを抑制す
ることが可能となって、書き換え可能な回数を増やすこ
とができる不揮発性半導体記憶装置が得られる効果があ
る。

【図面の簡単な説明】

【図１】 この発明の実施例１による不揮発性半導体記
憶装置の概略構成を示すブロック図である。

【図２】 上記実施例における消去パルスカウンタの構
成を示すブロック図である。

【図３】 上記実施例におけるベリファイ電圧発生回路
の構成を示す回路図である。

【図４】 この発明の実施例２による不揮発性半導体記
憶装置の概略構成を示すブロック図である。

【図５】 上記実施例におけるセンスアンプの構成を示
す回路図である。

【図６】 この発明の実施例３による不揮発性半導体記
憶装置の概略構成を示すブロック図である。

【図７】 上記実施例における書き込みパルスカウンタ
の構成を示すブロック図である。

【図８】 上記実施例におけるベリファイ電圧発生回路
の構成を示す回路図である。

【図９】 この発明の実施例４による不揮発性半導体記
憶装置の概略構成を示すブロック図である。

【図１０】 上記実施例におけるセンスアンプの構成を
示す回路図である。

【図１１】 従来の不揮発性半導体記憶装置の概略構成
を示すブロック図である。

【図１２】 従来の不揮発性半導体記憶装置のメモリセ
ルの概略構造を示す断面図である。

【図１３】 従来の不揮発性半導体記憶装置のメモリセ
ルアレイとその周辺回路の構成を示すブロック図であ
る。

【図１４】 従来の不揮発性半導体記憶装置の自動書き
込み動作を説明するためのフローチャートである。

【図１５】 従来の不揮発性半導体記憶装置の自動書き
込み動作を説明するためのタイミングチャートである。

【図１６】 従来の不揮発性半導体記憶装置の自動消去
動作を説明するためのフローチャートである。

【図１７】 従来の不揮発性半導体記憶装置の自動消去
動作を説明するためのタイミングチャートである。

【符号の説明】

１ メモリセルアレイ、３ ソース線スイッチ（消去手
段）、４ Ｘデコーダ（選択手段）、５ Ｙデコーダ
（選択手段）、７ 書き込み回路（書き込み手段）、
８，３０，３５ センスアンプ（データ確認手段）、１
０ プログラム電圧発生回路（書き込み手段）、１１，
２６，３２ ベリファイ電圧発生回路（データ確認手
段）、１３ コマンドデコーダ（消去手段）、１４ タ
イマ回路、２７消去パルスカウンタ、３３ 書き込みパ
ルスカウンタ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 電気的に書き込み、消去可能な不揮発性
   メモリトランジスタによる複数のメモリセルを格子状に
   配列したメモリセルアレイと、前記メモリセルアレイよ
   り選択手段によって選択されたメモリセルに、タイマ回
   路によって設定された所定時間の書き込みパルスを供給
   して情報を書き込む書き込み手段と、前記メモリセルア
   レイのメモリセルに前記タイマ回路によって設定された
   所定時間の消去パルスを供給して、その情報内容を消去
   する消去手段と、前記メモリセルの消去状態および書き
   込み状態の確認を行うデータ確認手段とを備えた不揮発
   性半導体記憶装置において、前記データ確認手段による
   消去状態の確認によって消去不十分と判定されたときに
   前記情報内容の消去が繰り返して行われる都度、前記消
   去手段の発生する消去パルスの数をカウントし、その計
   数値があらかじめ定められた設定値を超えた場合に消去
   パルス数超過信号を出力する消去パルスカウンタを設
   け、前記データ確認手段が、前記メモリセルの消去状態
   を確認するために生成している消去ベリファイ電圧の電
   圧値を、前記消去パルスカウンタより消去パルス数超過
   信号を受けた場合には高い値に変更する機能を有するも
   のであることを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 電気的に書き込み、消去可能な不揮発性
   メモリトランジスタによる複数のメモリセルを格子状に
   配列したメモリセルアレイと、前記メモリセルアレイよ
   り選択手段によって選択されたメモリセルに、タイマ回
   路によって設定された所定時間の書き込みパルスを供給
   して情報を書き込む書き込み手段と、前記メモリセルア
   レイのメモリセルに前記タイマ回路によって設定された
   所定時間の消去パルスを供給して、その情報内容を消去
   する消去手段と、前記メモリセルの消去状態および書き
   込み状態の確認を行うデータ確認手段とを備えた不揮発
   性半導体記憶装置において、前記データ確認手段による
   消去状態の確認によって消去不十分と判定されたときに
   前記情報内容の消去が繰り返して行われる都度、前記消
   去手段の発生する消去パルスの数をカウントし、その計
   数値があらかじめ定められた設定値を超えた場合に消去
   パルス数超過信号を出力する消去パルスカウンタを設
   け、前記データ確認手段が、消去状態の確認時に消去状
   態の前記メモリセルの情報内容を読み出す際、前記消去
   パルスカウンタより消去パルス数超過信号を受けた場合
   にはその読み出し感度を上げる機能を有するものである
   ことを特徴とする不揮発性半導体記憶装置。
3. 【請求項３】 電気的に書き込み、消去可能な不揮発性
   メモリトランジスタによる複数のメモリセルを格子状に
   配列したメモリセルアレイと、前記メモリセルアレイよ
   り選択手段によって選択されたメモリセルに、タイマ回
   路によって設定された所定時間の書き込みパルスを供給
   して情報を書き込む書き込み手段と、前記メモリセルア
   レイのメモリセルに前記タイマ回路によって設定された
   所定時間の消去パルスを供給して、その情報内容を消去
   する消去手段と、前記メモリセルの消去状態および書き
   込み状態の確認を行うデータ確認手段とを備えた不揮発
   性半導体記憶装置において、前記データ確認手段による
   書き込み状態の確認によって書き込み不十分と判定され
   たときに情報の書き込みが繰り返して行われる都度、前
   記書き込み手段の発生する書き込みパルスの数をカウン
   トし、計数値があらかじめ定められた設定値を超えた場
   合に書き込みパルス数超過信号を出力する書き込みパル
   スカウンタを設け、前記データ確認手段が、前記メモリ
   セルの書き込み状態を確認するために生成しているプロ
   グラムベリファイ電圧の電圧値を、前記書き込みパルス
   カウンタより書き込みパルス数超過信号を受けた場合に
   は低い値に変更する機能を有するものであることを特徴
   とする不揮発性半導体記憶装置。
4. 【請求項４】 電気的に書き込み、消去可能な不揮発性
   メモリトランジスタによる複数のメモリセルを格子状に
   配列したメモリセルアレイと、前記メモリセルアレイよ
   り選択手段によって選択されたメモリセルに、タイマ回
   路によって設定された所定時間の書き込みパルスを供給
   して情報を書き込む書き込み手段と、前記メモリセルア
   レイのメモリセルに前記タイマ回路によって設定された
   所定時間の消去パルスを供給して、その情報内容を消去
   する消去手段と、前記メモリセルの消去状態および書き
   込み状態の確認を行うデータ確認手段とを備えた不揮発
   性半導体記憶装置において、前記データ確認手段による
   書き込み状態の確認によって書き込み不十分と判定され
   たときに前記情報の書き込みが繰り返して行われる都
   度、前記書き込み手段の発生する書き込みパルスの数を
   カウントし、計数値があらかじめ定められた設定値を超
   えた場合に書き込みパルス数超過信号を出力する書き込
   みパルスカウンタを設け、前記データ確認手段が、書き
   込み状態の確認時に書き込み状態の前記メモリセルの情
   報内容を読み出す際、前記書き込みパルスカウンタより
   書き込みパルス数超過信号を受けた場合にはその読み出
   し感度を下げる機能を有するものであることを特徴とす
   る不揮発性半導体記憶装置。