JPH05205491A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 フラッシュメモリのテスト動作時の消去時間
を短縮する。 【構成】 この発明に係るフラッシュメモリは、テスト
動作時に外部からの信号に応答してコマンドデコーダ１
３から出力されたテスト用消去ベリファイコマンドに応
答して、テスト用消去ベリファイ電圧を発生するベリフ
ァイ電圧発生回路１１を備えて構成されている。このテ
スト用消去ベリファイ電圧は、通常動作時に発生する消
去ベリファイ電圧よりも高く、テスト用消去ベリファイ
電圧がＸデコーダ４及びＹデコーダ５に印加されて消去
ベリファイが実行される。 【効果】 テスト用消去ベリファイ電圧が通常動作時に
用いられる消去ベリファイ電圧よりも高いため、通常動
作時より少ない消去パルスで消去がなされたと判断され
るので、テスト動作時における消去時間を短縮すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関し、特に電気的に一括消去可能なフラッシュメ
モリの消去方法に関するものである。

【０００２】

【従来の技術】図７にIEEE Journal of Solid-State Ci
rcuits,Vol.23,No.5,October 1988 年の1157-1163 頁に
記載された従来のフラッシュメモリのブロック図を示
す。メモリアレイ１の周辺にＹゲート２、ソース線スイ
ッチ３、Ｘデコーダ４及びＹデコーダ５が設けられてい
る。Ｘデコーダ４及びＹデコーダ５にはアドレスレジス
タ６が接続され、外部から入力されたアドレス信号が入
力される。メモリアレイ１にはＹゲート２を介して入力
データレジスタ（書き込み回路）７とセンスアンプ８が
接続されている。入力データレジスタ７及びセンスアン
プ８は、入出力バッファ９に接続されている。フラッシ
ュメモリ内には、プログラム電圧発生回路１０とベリフ
ァイ電圧発生回路１１が設けられており、各電圧発生回
路１０，１１は外部から供給されたＶ_CC，Ｖ_PPとは異な
る電圧を発生し、Ｙゲート２やＸデコーダ４等に供給さ
れる。またフラッシュメモリ内は、外部から入力された
データにより動作モードの設定を行うコマンドレジスタ
１２とコマンドデコーダ１３が設けられている。さら
に、入力信号バッファ１４が設けられており、入力信号
バッファ１４に外部からの制御信号／ＷＥ，／ＣＥ，／
ＯＥが接続されている。

【０００３】図８に図７のメモリアレイを構成している
メモリセルの断面図を示す。メモリセルは、半導体基板
１５に形成されたフローティングゲート１６、コントロ
ールゲート１７、ソース拡散領域１８及びドレイン拡散
領域１９から構成されている。フローティングゲート１
６−半導体基板１５間の酸化膜厚は薄く（１００オング
ストローム位）、トンネル現象を利用したフローティン
グゲート１６への電子の移動を可能としている。

【０００４】メモリセルの動作は次のようになる。プロ
グラム時には、ドレイン１９に６．５Ｖ程度のプログラ
ム電圧が印加され、コントロールゲート１７に電圧Ｖ_PP
（１２Ｖ）が印加され、ソース１８は接地される。この
ため、メモリセルはオンして電流が流れる。この時、ド
レイン１９近傍でアバランシェ降伏が生じ、電子・正孔
対が発生する。この正孔は半導体基板１５を通じ接地電
位に流れ、電子はチャネル方向に流れてソース１８に流
れ込む。しかし、一部の電子は、フローティングゲート
１６−ドレイン１９間の電界に加速されてフローティン
グゲート１６に注入される。こうして、メモリセルのし
きい値電圧をあげる。これを情報“０”の記憶と定義す
る。一方、消去はドレイン１９をオープンにし、コント
ロールゲート１７を接地し、ソース１８に電圧Ｖ_PPを印
加して行われる。ソース１８−フローティングゲート１
６間の電界のためトンネル現象が生じ、フローティング
ゲート１６中の電子の引き抜きが起こる。こうして、メ
モリセルのしきい値電圧は下がる。これを情報“１”の
記憶と定義する。

【０００５】図９に図７のメモリアレイ及びその周辺回
路の回路図を示す。メモリセルは、そのドレイン１９が
ビット線２４に、コントロールゲート１７がワード線２
５に接続されている。ワード線２５はＸデコーダ４に接
続されており、ビット線２４はＹデコーダ５の出力がゲ
ートに入力されるＹゲートトランジスタ２を介してＩ／
Ｏ線２７に接続される。Ｉ／Ｏ線２７にはセンスアンプ
８及び書き込み回路７が接続され、ソース線２８はソー
ス線スイッチ３に接続されている。

【０００６】次に動作について説明する。図９中の点線
で囲んだメモリセルに書き込みを行う場合について説明
する。外部から入力されたデータに応じて書き込み回路
７が活性化され、Ｉ／Ｏ線２７にプログラム電圧が供給
される。同時に、アドレス信号によりＹデコーダ５及び
Ｘデコーダ４を通じてＹゲート２６及びワード線２５が
選択されて電圧Ｖ_PPが印加される。ソース線２８はプロ
グラム時にはソース線スイッチ３により接地されてい
る。こうして、図中の１個のセルのみに電流が流れ、ホ
ットエレクトロンが発生し、そのしきい値電圧が高くな
る。

【０００７】消去は次のように行われる。まず、Ｘデコ
ーダ４及びＹデコーダ５が非活性化され、すべてのメモ
リセルが非選択にされる。即ち、各メモリセルのコント
ロールゲート１７が接地され、ドレイン１９はオープン
にされる一方、ソース線２８にはソース線スイッチ３に
より高電圧が供給される。こうして、トンネル現象によ
り、メモリセルのしきい値電圧は低い方にシフトする。
ソース線２８は共通であるので、消去は全メモリセル一
括して行われる。

【０００８】次の読み出し動作について説明する。書き
込みと同様に図９中の点線で囲まれたメモリセルの読み
出しについて説明する。まず、アドレス信号がＹデコー
ダ５及びＸデコーダ４によってデコードされ、選択され
たＹゲート２６とワード線２５が“Ｈ”となる。この
時、ソース線２８は、ソース線スイッチ３によって接地
される。このメモリセルが書き込まれておりそのしきい
値電圧が高ければ、メモリセルのコントロールゲート１
７にワード線２５によって“Ｈ”が与えられても、その
電圧はメモリセルのしきい値電圧より低いのでメモリセ
ルはオンせず、ビット線２４からソース線２８に電流は
流れない。一方、メモリセルが消去されている時には、
逆にメモリセルはオンするため、ビット線２４からソー
ス線２８に電流が流れる。メモリセルを介して電流が流
れるか否かをセンスアンプ８で検出して、読み出しデー
タ“１”または“０”を得る。

【０００９】さて、ＥＰＲＯＭにおいては消去は紫外線
照射によってなされるため、フローティングゲートが電
気的に中性になると、それ以上にはフローティングゲー
トから電子は引き抜かれず、メモリトランジスタのしき
い値電圧は１Ｖ程度以下にはならない。一方、フラッシ
ュメモリに用いられるＥＥＰＲＯＭ等のトンネル現象を
利用した電子の引き抜きでは、フローティングゲートか
ら電子が過剰に引き抜かれ、フローティングゲートが正
に帯電してしまうということが起こり得る。この現象を
過消去（もしくは過剰消去）と呼ぶ。過消去がなされる
とメモリトランジスタのしきい値電圧が負になってしま
うため、その後の読み出し・書き込みに支障をきたす。
すなわち、読み出し時に非選択でワード線のレベルが
“Ｌ”であり、メモリトランジスタのコントロールゲー
トに印加されるレベルが“Ｌ”であっても、過消去され
たメモリトランジスタを介してビット線から電流が流れ
てしまうので、同一ビット線上の読み出しを行おうとす
るメモリセルが、書き込み状態でしきい値電圧が高くと
も“１”を読出してしまう。また、書き込み時において
も過消去されたメモリセルを介してリーク電流が流れる
ため、書き込み特性が劣化し、さらには書き込み不能に
なってしまう。このため、従来より消去後に読み出しを
行って消去が正しく行われたかをチェックし（以下ベリ
ファイとよぶ）、消去されないビットがある場合には再
度消去を行う方法を取って、メモリセルに十分な消去パ
ルスが印加されるのを防ぐ方法が取られている。図１０
及び図１１にこのようなベリファイ動作を含んだプログ
ラム及び消去のフローチャートを示し、図１２及び図１
３上にそれらをそれぞれタイミング波形図にした場合を
示す。これらの図及び図７を用いて、消去及びプログラ
ムの各工程について説明する。従来のフラッシュメモリ
では消去及びプログラムのモード設定は入力データの組
み合わせで行われる。つまり、／ＷＥの立上がり時の入
力データによりモード設定がなされる。

【００１０】まず、プログラムの場合について説明す
る。初めに、電圧Ｖ_CC，Ｖ_PPが立ち上げられ（ステップ
Ｓ１）、続いて、制御信号／ＷＥが立ち下げられる。こ
の後、制御信号／ＷＥの立上がりで入力データ（４０
Ｈ）がコマンドレジスタ１２にラッチされる（ステップ
Ｓ２）。その後、入力データがコマンドデコーダ１３で
デコードされ、動作モードがプログラムモードとなる。
続いて、制御信号／ＷＥが再度立ち下げられ、アドレス
レジスタ６に外部からのアドレスがラッチされ、制御信
号／ＷＥの立上がりでデータＤＩＮが書き込み回路７に
ラッチされる（ステップＳ３）。次に、プログラムパル
スがプログラム電圧発生回路１０により発生され、Ｘデ
コーダ４，Ｙデコーダ５に印加される。こうして前述し
たように、プログラムが行われる（ステップＳ４）。次
に、制御信号／ＷＥを立ち下げて、続く制御信号／ＷＥ
の立上がりで入力データ（ＣＯＨ）がコマンドレジスタ
１２にラッチされ、動作モードがプログラムベリファイ
モードとなる（ステップＳ５）。この時、消去・プログ
ラムベリファイ電圧発生回路１１により、チップ内部で
プログラムベリファイ電圧（〜７．０Ｖ）が発生され、
Ｘデコーダ４とＹデコーダ５に印加される。メモリセル
のコントロールゲート１７に与えられる電圧が通常の読
み出し時の電圧５Ｖより高いため、書き込み不十分なメ
モリセルはオンし易くなり、書き込み不良がより確実に
発生できるようになる。次に、読み出しを行ない（ステ
ップＳ７）、書き込みデータの確認を行う（ステップＳ
８）。この時、書き込み不十分であれば、さらに書き込
みを繰返す。ラストアドレスの書き込みがなされていれ
ば（ステップＳ９）、動作モードを読み出しモードに設
定してプログラムを終了する。

【００１１】次に消去の場合について説明する。初め
に、電圧Ｖ_CC，Ｖ_PPが立ち上げられ（ステップＳ１
０）、続いて前述のプログラムフローを用いて全ビット
に“０”の書き込みを行なう（ステップＳ１１）。これ
は消去されたメモリセルをさらに消去すると、メモリセ
ルが過消去されるためである。次に、制御信号／ＷＥを
立下げて、続く制御信号／ＷＥの立上がりで消去コマン
ド（２０Ｈ）を入力する（ステップＳ１２）。続いて、
制御信号／ＷＥを再度立下げて、続く制御信号／ＷＥの
立上がりで消去コマンド（２０Ｈ）を入力する（ステッ
プＳ１３）。この時チップ内部で消去パルスが発生さ
れ、続く制御信号／ＷＥの立下がりまでソース線スイッ
チ３を通じて、メモリセルのソース１８に電圧Ｖ_PPが印
加される（ステップＳ１４）。この立下がりでアドレス
もラッチされる。続く制御信号／ＷＥの立上がりで消去
ベリファイコマンド（Ａ０Ｈ）がラッチされて、動作モ
ードが消去ベリファイモードとなる（ステップＳ１
５）。この時、消去・プログラムベリファイ電圧発生回
路１１により、消去ベリファイ電圧（〜３．２Ｖ）が発
生され，Ｘデコーダ４とＹデコーダ５に印加される。メ
モリセルのコントロールゲート１７に与えられる電圧
が、通常の読み出し時の電圧（５Ｖ）より低いため、消
去不十分なメモリセルはオンしにくくなり、消去不良が
より確実に発見できるようになる。次に、読み出しを行
ない（ステップＳ１６）、消去データの確認を行なう。
この時、消去不十分であれば、さらに消去を繰り返す。
消去がなされていれば、アドレスを増加し（ステップＳ
１７）、次のアドレスの消去データのベリファイを行な
う。ベリファイしたアドレスがラストアドレスならば
（ステップＳ１８）、動作モードを読み出しモードに設
定して（ステップＳ１９）、消去を終了する。

【００１２】

【発明が解決しようとする課題】従来のフラッシュメモ
リは以上のように構成されていたので、フラッシュメモ
リの製造工程における良品を選別するために行なうラス
ト時においても、実使用時と同じ消去フローを行なわな
ければならず、テスト時間が長くなるという問題点があ
った。

【００１３】この発明は上記のような問題点を解消する
ためになされたもので、テスト時の消去時間を短縮する
ことを目的とする。

【００１４】

【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、少なくとも行及び列方向にアレイ状
に配置された複数個のメモリセルと、外部から入力され
たアドレス信号をデコードして行及び列方向の選択を行
うＸデコーダ及びＹデコーダと、メモリセルに記憶され
た情報が“１”であるか“０”であるかを判定するセン
スアンプを備えた電気的に情報の書き込み・消去が可能
であって、テスト動作時に、外部からの制御信号に応答
して通常動作時の消去ベリファイ電圧よりも高いテスト
用消去ベリファイ電圧を発生するベリファイ電圧発生回
路を備えて構成されている。

【００１５】

【作用】この発明におけるベリファイ電圧発生回路は、
テスト動作時に、例えばテスト用消去ベリファイコマン
ドを入力すれば、それに応じて、通常動作時の消去ベリ
ファイ電圧よりも高いテスト用消去ベリファイ電圧を発
生するので、通常動作時の消去によりメモリセルが有す
ることとなるしきい値電圧よりも高いしきい値電圧であ
っても消去が終了するため、結果的に消去時間が短縮さ
れる。

【００１６】

【実施例】以下、この発明の一実施例について図１乃至
図６を用いて説明する。図１はこの発明に係るフラッシ
ュメモリのブロック図である。図１に示したフラッシュ
メモリが、従来のフラッシュメモリと異なる部分は、ベ
リファイ電圧発生回路１１及びコマンドデコーダ１３で
ある。ベリファイ電圧発生回路１１は図１（ｂ）に示し
た通常ベリファイ電圧発生回路部１１ａとテスト用ベリ
ファイ電圧発生回路部１１ｂより構成されている。そし
て、通常動作時においては、通常ベリファイ電圧発生回
路部１１ａが消去ベリファイ電圧を発生し、Ｙゲート２
やＸデコーダ４等に消去ベリファイ電圧を供給する。一
方、テスト動作時においては、テスト用ベリファイ電圧
発生回路１１ｂが通常の消去ベリファイ電圧よりも高い
テスト用消去ベリファイ電圧を発生し、Ｙゲート２やＸ
デコーダ４等にテスト用消去ベリファイ電圧を供給す
る。

【００１７】また、コマンドデコーダ１３は、外部より
消去ベリファイ指令が入力された場合には、ベリファイ
電圧発生回路１１に対して消去ベリファイ電圧を出力さ
せる命令を出力し、外部よりテスト用消去ベリファイ指
令が入力された場合には、ベリファイ電圧発生回路１１
に対してテスト用消去ベリファイ電圧を出力させる命令
を出力する。図２はコマンドレジスタ１２及びコマンド
デコーダ１３の一部を示す回路図である。コマンドデコ
ーダ１３のこの部分は消去ベリファイコマンド（Ｃ０
Ｈ）により消去ベリファイ制御信号ＥＶＥＲを発生する
部分である。ＤＩ０Ｂ〜ＤＩ７Ｂは入力データ信号、Ｄ
ＬＡＴ及びＤＬＡＴＢは制御信号／ＷＥの立ち上がりで
発生して入力データ信号をラッチに取り込むためのパル
ス信号、ＲＥＳＥＴはラッチの内容をリセットする信号
である。また、ＮＡＤＡはＮＡＮＤゲート、ＮＯＲはＮ
ＯＲゲート、ＩＮはインバータ、ＮＭはＮ型ＭＯＳトラ
ンジスタ、ＰＭはＰ型ＭＯＳトランジスタである。ここ
で、テスト用消去ベリファイ電圧の発生を制御するテス
ト用消去ベリファイ制御信号ＴＥＶＥＲをベリファイ電
圧発生回路１１に対して出力するために、同様の回路構
成で、図に示したコマンドデコーダ１３の部分Ａの点線
で囲まれた中のインバータの接続の有無を変えることに
より構成する。

【００１８】次に、図３に通常ベリファイ電圧発生回路
部１１ａの中の消去ベリファイ電圧発生回路を示す。図
において、Ｖ_PPは電源電圧、ＰＭはＰ型ＭＯＳトランジ
スタ、ＮＭはＮ型ＭＯＳトランジスタ、Ｒ₁ 及びＲ₂ は
抵抗、ＩＮはインバータである。この回路では、コマン
ドデコーダ回路から入力した消去ベリファイ制御信号Ｅ
ＶＥＲが“Ｈ”ならば、消去ベリファイ電圧Ｖ_EVERが発
生する。また、テスト用消去ベリファイ制御信号ＴＥＶ
ＥＲによりテスト用消去ベリファイ電圧Ｖ_TEVER を発生
するテスト用消去ベリファイ電圧発生回路部１１ｂも図
３に示した消去ベリファイ電圧発生回路と同様の構成で
あり、その回路の基準電圧発生用抵抗Ｒ₁ ，Ｒ₂ の抵抗
値の比を調整することで出力するテスト用消去ベリファ
イ電圧Ｖ_TEVER の電圧値を設定する。

【００１９】次に、テスト動作時の消去過程について図
４及び図５を用いて説明する。図４はこの発明に係るフ
ラッシュメモリのテスト動作時の消去過程を示すフロー
チャートである。図５は図４の消去過程をタイミング波
形図にした場合である。スタートより途中までは通常動
作時と同様の消去過程を経て消去を行なう（ステップＳ
１０〜Ｓ１４）。続いて制御信号／ＷＥの立ち下がりで
テスト用消去ベリファイコマンドがラッチされて、動作
モードがテスト用消去ベリファイモードとなる（ステッ
プＳ１５′）。この時、テスト用消去ベリファイ電圧発
生回路部１１ｂにより、通常動作時の消去ベリファイ電
圧よりも高いテスト用消去ベリファイ電圧が発生され、
Ｘデコーダ４及びＹデコーダ５に印加される。以下、従
来の通常動作時の消去過程（ステップＳ１６〜ステップ
Ｓ１９）を経て消去を終了する。

【００２０】上記消去フローチャートに示したように、
消去後、メモリトランジスタのコントロールゲートに消
去ベリファイ電圧を順次与えて（ステップＳ１５′
〜）、メモリトランジスタがオンしなければ消去不十分
としてさらに消去を繰返す。この時のメモリトランジス
タのしきい値電圧の時間変化を図６に示す。通常動作時
の消去ベリファイ電圧で消去ベリファイを行えば、全て
のメモリトランジスタがオン、すなわち全てのメモリト
ランジスタのしきい値電圧が消去ベリファイ電圧より低
くなれば消去を終了する。従って、消去のために必要と
なる消去時間はＴ₁である。一方、テスト用消去ベリフ
ァイ電圧で消去ベリファイを行えば、メモリトランジス
タのコントロールゲートにより高い電圧が与えられ消去
ベリファイが実行されるため、より短い消去時間
（Ｔ₂ ）で全てのメモリトランジスタがオンして消去を
終了する。

【００２１】一般に、製造工程における不揮発性半導体
記憶装置の良品を選別するためのテスト（以下選別テス
トという）は、電源電圧、周囲温度、入力波形のタイミ
ング等の条件を変えて、読み出し・書き込み・消去等の
動作を繰返し行う。従来、選別テストにおける消去は、
全て通常動作時と同じ消去過程を経て行われていた。し
かし、一旦、通常動作時における消去をチェックすれ
ば、他のテストにおいては必ずしも実使用時（通常動作
時）ほど十分なマージンを持って消去を行う必要のない
選別テスト（消去後の読み出しにおける電圧Ｖ_CCでメモ
リトランジスタがオンすればよいテスト）も多い。従っ
て、選別テストの結果に影響を与えない範囲で消去ベリ
ファイ電圧を高くすることで、消去時間が短くなり、選
別テスト時間を短くすることができる。

【００２２】次に、この発明の他の実施例によるフラッ
シュメモリについて図１４を用いて説明する。図１４は
消去ベリファイ電圧発生回路を示す図である。上記実施
例では、テスト用消去ベリファイ電圧発生回路部１１ｂ
を通常ベリファイ電圧発生回路１１ａとは別に設けた
が、通常ベリファイ電圧発生回路部１１ａ内の消去ベリ
ファイ電圧発生回路でテスト用消去ベリファイ電圧を発
生させるようにしてもよい。例えば図１４に示した通常
ベリファイ電圧発生回路部１１ａ内に設けられている消
去ベリファイ電圧発生回路には、消去ベリファイ制御信
号ＥＶＥＲとテスト用消去ベリファイ制御信号が入力さ
れている。この２つの信号ＥＶＥＲ，ＴＥＶＥＲのうち
一方が“Ｈ”になると、それに応じて消去ベリファイ電
圧Ｖ_EVER，またはＶ_TEVER が出力される。

【００２３】

【発明の効果】以上のように、この発明の不揮発性半導
体記憶装置によれば、テスト動作時に、通常動作時の消
去ベリファイ電圧よりも高いテスト用消去ベリファイ電
圧を発生するベリファイ電圧発生回路を備えているの
で、テスト動作時に、必要に応じてテスト用消去ベリフ
ァイ電圧によってテストを行うことができ、通常動作時
より少ない消去パルスで消去がなされたと判断され、通
常より早く消去を終了することができるという効果があ
る。

【図面の簡単な説明】

【図１】この発明の一実施例によるフラッシュメモリの
ブロック図である。

【図２】従来のコマンドレベレジスタ回路及びコマンド
デコーダ回路の一部分を示す回路図である。

【図３】従来の消去ベリファイ電圧発生回路の回路図で
ある。

【図４】この発明の一実施例によるテスト動作時の消去
過程を示す図である。

【図５】この発明の一実施例によるテスト動作時の消去
過程を示すタイミング波形図である。

【図６】フラッシュメモリのしきい値電圧と消去時間の
関係を示す図である。

【図７】従来のフラッシュメモリを示すブロック図であ
る。

【図８】フラッシュメモリを構成しているメモリセルの
断面図である。

【図９】図７に示したメモリアレイ及びその周辺回路の
回路図である。

【図１０】従来のフラッシュメモリのプログラム過程を
示す図である。

【図１１】従来のフラッシュメモリの消去過程を示す図
である。

【図１２】図１０に示したフラッシュメモリのプログラ
ム過程のタイミング波形図である。

【図１３】図１１に示したフラッシュメモリの消去過程
のタイミング波形図である。

【図１４】この発明の他の実施例によるフラッシュメモ
リの消去ベリファイ電圧発生回路の回路図である。

【符号の説明】

１ メモリアレイ ２ Ｙゲート ３ ソース線スイッチ ４ Ｘデコーダ ５ Ｙデコーダ １１ ベリファイ電圧発生回路 １１ａ 通常ベリファイ電圧発生回路部 １１ｂ テスト用消去ベリファイ電圧発生回路部 １３ コマンドデコーダ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims (1)

【特許請求の範囲】
1. 【請求項１】 少なくとも行及び列方向にアレイ状に配
   置された複数個のメモリセルと、外部から入力されたア
   ドレス信号をデコードして行及び列方向の選択を行うＸ
   デコーダ及びＹデコーダと、メモリセルに記憶された情
   報が“１”であるか“０”であるかを判定するセンスア
   ンプを備えた電気的に情報の書き込み・消去が可能な不
   揮発性半導体記憶装置において、 テスト動作時に、外部からの制御信号に応答して通常動
   作時の消去ベリファイ電圧よりも高いテスト用消去ベリ
   ファイ電圧を発生するベリファイ電圧発生回路を備えた
   不揮発性半導体記憶装置。