JPH043395A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH043395A JPH043395A JP2106019A JP10601990A JPH043395A JP H043395 A JPH043395 A JP H043395A JP 2106019 A JP2106019 A JP 2106019A JP 10601990 A JP10601990 A JP 10601990A JP H043395 A JPH043395 A JP H043395A
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- memory
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000012795 verification Methods 0.000 abstract description 17
- 238000001514 detection method Methods 0.000 abstract description 3
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000035945 sensitivity Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、不揮発性半導体記憶装置に関し、特に、電気
的に一括消去が可能なフラッシュＥＥＰＲＯＭに関する
ものである。
的に一括消去が可能なフラッシュＥＥＰＲＯＭに関する
ものである。
第４図は従来の不揮発性半導体記憶装置の主要な回路図
であり、第５図は従来の不揮発性半導体記憶装置の消去
（こ関するフローチャートである。
であり、第５図は従来の不揮発性半導体記憶装置の消去
（こ関するフローチャートである。
第４図において、メモリトランジスタエないし３のコン
トロールゲートは共通にワードｆ！７に接続され、メモ
リトランジスタ４ないし６のコントロールゲートは共通
にワード線８に接続される。メモリトランジスタ１．４
のドレインは共通にビット線９に接続され、メモリトラ
ンジスタ２．５のドレインは共通にビット線１０に接続
され、メモリトランジスタ３．６のドレインは共通にビ
ット線１１に接続される。メモリトランジスタ１ないし
６のソースは共通にソース線１２に接続される。
トロールゲートは共通にワードｆ！７に接続され、メモ
リトランジスタ４ないし６のコントロールゲートは共通
にワード線８に接続される。メモリトランジスタ１．４
のドレインは共通にビット線９に接続され、メモリトラ
ンジスタ２．５のドレインは共通にビット線１０に接続
され、メモリトランジスタ３．６のドレインは共通にビ
ット線１１に接続される。メモリトランジスタ１ないし
６のソースは共通にソース線１２に接続される。
トランジスタ１３のゲートはＹゲート線１６に接続され
、ソースはピント線９に接続される。トランジスタ１４
のゲートはＹゲート線１７に接続され、ソースはビット
線１０に接続される。トランジスタ１５のゲートはＹゲ
ート線１８に接続され、ソースはビット線１１に接続さ
れる。トランジスタ１３ないし１５のドレインは共通に
トランジスタ１９．２０のソースに接続される。トラン
ジスタ１９のゲートはＺゲート線２１に接続され、ドレ
インはトランジスタ２２．２３のゲートおよびトランジ
スタ２４．２６のソースに接続される。
、ソースはピント線９に接続される。トランジスタ１４
のゲートはＹゲート線１７に接続され、ソースはビット
線１０に接続される。トランジスタ１５のゲートはＹゲ
ート線１８に接続され、ソースはビット線１１に接続さ
れる。トランジスタ１３ないし１５のドレインは共通に
トランジスタ１９．２０のソースに接続される。トラン
ジスタ１９のゲートはＺゲート線２１に接続され、ドレ
インはトランジスタ２２．２３のゲートおよびトランジ
スタ２４．２６のソースに接続される。
トランジスタ２２．２３のドレインは共通に接続される
とともにトランジスタ２４．２６のゲートに接続される
。トランジスタ２２のソースは電源電圧に接続され、ト
ランジスタ２３のソースは接地される。トランジスタ２
４のドレインは電源電圧に接続される。トランジスタ２
５．２６のドレインは共通に接続されるとともにインバ
ータ２７に入力される。トランジスタ２５のゲートは接
地され、ソースは電源電圧に接続される。インバータ２
７から読出しデータＲＤが出力される。トランジスタ２
２ないし２６およびインバータ２７はセンスアンプ２８
を構成する。トランジスタ２０のゲートは書込み回路２
９に接続され、ドレインは高電圧電源端子３０に接続さ
れる。Ｘデコーダ３１はＮＡＮＤゲート３２ないし３３
およびインバータ３４ないし３５で構成され、ワード線
７ないし８に接続される。Ｙデコーダ３６はＮＡＮＤゲ
ート３７ないし３９およびインバータ４０ないし４２で
構成さ、れ、Ｙゲート線１６ないし１８に接続される。
とともにトランジスタ２４．２６のゲートに接続される
。トランジスタ２２のソースは電源電圧に接続され、ト
ランジスタ２３のソースは接地される。トランジスタ２
４のドレインは電源電圧に接続される。トランジスタ２
５．２６のドレインは共通に接続されるとともにインバ
ータ２７に入力される。トランジスタ２５のゲートは接
地され、ソースは電源電圧に接続される。インバータ２
７から読出しデータＲＤが出力される。トランジスタ２
２ないし２６およびインバータ２７はセンスアンプ２８
を構成する。トランジスタ２０のゲートは書込み回路２
９に接続され、ドレインは高電圧電源端子３０に接続さ
れる。Ｘデコーダ３１はＮＡＮＤゲート３２ないし３３
およびインバータ３４ないし３５で構成され、ワード線
７ないし８に接続される。Ｙデコーダ３６はＮＡＮＤゲ
ート３７ないし３９およびインバータ４０ないし４２で
構成さ、れ、Ｙゲート線１６ないし１８に接続される。
Ｘデコーダ４３はＮＡＮＤゲート４４およびインバータ
４５で構成され、Ｚゲート線２１に接続される。
４５で構成され、Ｚゲート線２１に接続される。
次に動作について説明する。
まず書込みについて説明する。メモリトランジスタ１に
書込みを行なう場合について説明する。
書込みを行なう場合について説明する。
書込み回路２９により、トランジスタ２０のゲートは高
電圧になり、トランジスタ２０はオンする。
電圧になり、トランジスタ２０はオンする。
Ｘデコーダ４３により、Ｚゲート線２１は「Ｌ」レベル
になり、トランジスタ１９はオフする。Ｙデコーダ３６
により、Ｙゲート線１６は高電圧、Ｙゲート線１７ない
し１８はｒＬＪになり、トランジスタ１３はオンし、ト
ランジスタ１４ないし１５はオフする。Ｘデコーダ３１
により、ワード線７は高電圧になり、ワード線８はｒＬ
Ｊになる。
になり、トランジスタ１９はオフする。Ｙデコーダ３６
により、Ｙゲート線１６は高電圧、Ｙゲート線１７ない
し１８はｒＬＪになり、トランジスタ１３はオンし、ト
ランジスタ１４ないし１５はオフする。Ｘデコーダ３１
により、ワード線７は高電圧になり、ワード線８はｒＬ
Ｊになる。
ソース線１２は図示しないアレイソーススイッチによっ
て接地される。それによって、メモリトランジスタ１の
ドレイン近傍でアバランシェ降伏が起こり、発生したホ
ットエレクトロンがフローティングゲートに注入されて
、しきい値は高くなる。
て接地される。それによって、メモリトランジスタ１の
ドレイン近傍でアバランシェ降伏が起こり、発生したホ
ットエレクトロンがフローティングゲートに注入されて
、しきい値は高くなる。
次に読出しについて説明する。メモリトランジスタ１か
ら読出しを行なう場合について説明する。
ら読出しを行なう場合について説明する。
書込み回路２９により、トランジスタ２０のゲートは「
Ｌ」になり、トランジスタ２０はオフする。
Ｌ」になり、トランジスタ２０はオフする。
Ｘデコーダ４３により、Ｚゲート線２１はｒＨＪになり
、トランジスタ１９はオンする。Ｙデコーダ３６により
、Ｙゲート線１６は「Ｈ」、Ｙゲート線１７ないし１８
はｒＬＪになり、トランジスタ１３はオンし、トランジ
スタＩ４ないし１５はオフする。Ｘデコーダ３１により
、ワード線７は「Ｈ」になり、ワード線８は「Ｌ」にな
る。ソース線１２は図示しないアレイソーススイッチに
よって接地される。この状態で、メモリトランジスタ１
が書込み状態にあるとオフのままでありビット線９には
電流は流れないが、消去状態にあるとオンしてビット線
９に電流が流れる。これを、センスアンプ２８によりセ
ンスすることによって読出しを行なう。
、トランジスタ１９はオンする。Ｙデコーダ３６により
、Ｙゲート線１６は「Ｈ」、Ｙゲート線１７ないし１８
はｒＬＪになり、トランジスタ１３はオンし、トランジ
スタＩ４ないし１５はオフする。Ｘデコーダ３１により
、ワード線７は「Ｈ」になり、ワード線８は「Ｌ」にな
る。ソース線１２は図示しないアレイソーススイッチに
よって接地される。この状態で、メモリトランジスタ１
が書込み状態にあるとオフのままでありビット線９には
電流は流れないが、消去状態にあるとオンしてビット線
９に電流が流れる。これを、センスアンプ２８によりセ
ンスすることによって読出しを行なう。
次に消去について説明する。消去はチップ全体に一括し
て行な・う。消去は、消去パルス印加と消去ベリファイ
の繰返しによって行なわれる（第５図のステップＳＴＩ
〜５Ｔ３）。消去パルス印加では、書込み回路２９によ
り、トランジスタ２０のゲートはｒＬＪになり、トラン
ジスタ２０はオフする。Ｘデコーダ４３により、Ｚゲー
ト線２１は「Ｌ」になり、トランジスタ１９はオフする
。
て行な・う。消去は、消去パルス印加と消去ベリファイ
の繰返しによって行なわれる（第５図のステップＳＴＩ
〜５Ｔ３）。消去パルス印加では、書込み回路２９によ
り、トランジスタ２０のゲートはｒＬＪになり、トラン
ジスタ２０はオフする。Ｘデコーダ４３により、Ｚゲー
ト線２１は「Ｌ」になり、トランジスタ１９はオフする
。
Ｙデコーダ３６により、Ｙゲート線１６ないし１８はｒ
ＬＪになり、トランジスタ１３ないし１５はオフする。
ＬＪになり、トランジスタ１３ないし１５はオフする。
Ｘデコーダ３１により、ワード線７ないし８はｒＬＪに
なる。ソース線１２は図示しないアレイソーススイッチ
によって高電圧の消去パルスが印加される。それによっ
て、メモリトランジスタ１ないし６のフローティングゲ
ートから電子が引き抜かれて、しきい値は低くなる。次
に消去ベリファイが行なわれる。消去ベリファイでは、
書込み回路２９により、トランジスタ２０のゲートはｒ
ＬＪになり、トランジスタ２０はオフする。図示しない
アドレスカウンタにより発生されたアドレスデータに対
応するメモリトランジスタが選択されて読出しが行なわ
れる。読み出されたメモリトランジスタが消去状態にあ
ると、前記アドレスカウンタはインクリメントされて（
第５図のステップ５Ｔ４）次のアドレスデータを発生し
て、次のアドレスデータに対応するメモリトランジスタ
が選択される。読み出されたメモリトランジスタが依然
書込み状態にあると、消去ベリファイを終了して消去パ
ルス印加に移る。すべてのメモリトランジスタが消去状
態にあると、消去は終了する（第５図のステップ５Ｔ５
）。
なる。ソース線１２は図示しないアレイソーススイッチ
によって高電圧の消去パルスが印加される。それによっ
て、メモリトランジスタ１ないし６のフローティングゲ
ートから電子が引き抜かれて、しきい値は低くなる。次
に消去ベリファイが行なわれる。消去ベリファイでは、
書込み回路２９により、トランジスタ２０のゲートはｒ
ＬＪになり、トランジスタ２０はオフする。図示しない
アドレスカウンタにより発生されたアドレスデータに対
応するメモリトランジスタが選択されて読出しが行なわ
れる。読み出されたメモリトランジスタが消去状態にあ
ると、前記アドレスカウンタはインクリメントされて（
第５図のステップ５Ｔ４）次のアドレスデータを発生し
て、次のアドレスデータに対応するメモリトランジスタ
が選択される。読み出されたメモリトランジスタが依然
書込み状態にあると、消去ベリファイを終了して消去パ
ルス印加に移る。すべてのメモリトランジスタが消去状
態にあると、消去は終了する（第５図のステップ５Ｔ５
）。
従来の不揮発性半導体記憶ソースは以上のように構成さ
れているので、消去パルス印加を繰り返していくうちに
、すべてのメモリトランジスタが消去状態になる前に最
も消去し易いメモリトランジスタがデプレッションにな
ってしまい、正常に動作しなくなってしまうというオー
バーイレーズの問題があった。また、消去ベリファイで
はアドレスカウンタを用いて順次メモリトランジスタか
ら読出しを行なっているためにベリファイ時間が長くな
るという問題があった。
れているので、消去パルス印加を繰り返していくうちに
、すべてのメモリトランジスタが消去状態になる前に最
も消去し易いメモリトランジスタがデプレッションにな
ってしまい、正常に動作しなくなってしまうというオー
バーイレーズの問題があった。また、消去ベリファイで
はアドレスカウンタを用いて順次メモリトランジスタか
ら読出しを行なっているためにベリファイ時間が長くな
るという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、オーバーイレーズを防止すると
ともにベリファイ時間を短縮できる不揮発性半導体記憶
ソースを得ることにある。
の目的とするところは、オーバーイレーズを防止すると
ともにベリファイ時間を短縮できる不揮発性半導体記憶
ソースを得ることにある。
このような目的を達成するために本発明は、メモリトラ
ンジスタの最小のしきい値の検出をすべてのメモリトラ
ンジスタに対して一括して行なう手段を設けたものであ
る。
ンジスタの最小のしきい値の検出をすべてのメモリトラ
ンジスタに対して一括して行なう手段を設けたものであ
る。
本発明による不揮発性半導体記憶装置は、メモリトラン
ジスタの最小のしきい値を検出する手段によって最小の
しきい値を検出すると消去を終了する。それによって、
最小のしきい値を正の値に設定することにより、オーバ
ーイレーズを防止できる。また、検出はすべてのメモリ
トランジスタに対して一括して行なうため、ベリファイ
時間を短縮できる。
ジスタの最小のしきい値を検出する手段によって最小の
しきい値を検出すると消去を終了する。それによって、
最小のしきい値を正の値に設定することにより、オーバ
ーイレーズを防止できる。また、検出はすべてのメモリ
トランジスタに対して一括して行なうため、ベリファイ
時間を短縮できる。
第１図は本発明による不揮発性半導体記憶装置の一実施
例を示す回路図であり、第３図は第１図の回路の消去動
作を説明するためのフローチャートである。第１図にお
いて、メモリトランジスタ１ないし３のコントロールゲ
ートは共通にワード線７に接続され、メモリトランジス
タ４ないし６のコントロールゲートは共通にワード線８
に接続される。メモリトランジスタ１，４のドレインは
共通にビット線９に接続され、メモリトランジスタ２．
５のドレインは共通にビット線１０に接続され、メモリ
トランジスタ３．６のドレインは共通にビット線１１に
接続される。メモリトランジスタ１ないし６のソースは
共通にソースｍ１２に接続される。トランジスタ１３の
ゲートはＹゲート線１６に接続され、ソースはビット線
９に接続される。トランジスタ１４のゲートはＹゲート
線１７に接続され、ソースはビット線１０に接続される
。トランジスタ１５のゲートはＹゲート線１８に接続さ
れ、ソースはビット線１１に接続される。トランジスタ
１３ないし１５のドレインは共通にトランジス、り１９
，２０のソースに接続される。トランジスタ１９のゲー
トはＺゲート線２１に接続され、ドレインはトランジス
タ２２．２３のゲートおよびトランジスタ２４．２６の
ソースに接続される。トランジスタ２２．２３のドレイ
ンは共通に接続されるとともにトランジスタ２４２６の
ゲートに接続される。トランジスタ２２のソースは電源
電圧に接続され、トランジスタ２３のソースは接地され
る。トランジスタ２４のドレインは電源電圧に接続され
る。トランジスタ２５．２６のドレインは共通に接続さ
れるとともにインバータ２７に入力される。トランジス
タ２５のゲートは接地され、ソースは電源電圧に接続さ
れる。インバータ２７から読出しデータＲＤが出力され
る。トランジスタ２２ないし２６およびインバータ２７
はセンスアンプ２８を構成する。トランジスタ２０のゲ
ートは書込み回路２９に接続され、ドレインは高電圧電
源端子３０に接続される。Ｘデコーダ３１はＮＡＮＤゲ
ート３２ないし３３．４６ないし４７で構成され、ワー
ド線フないし８に接続される。ＮＡＮＤゲート４６ない
し４７の電源入力は基準電圧源５２に接続される。
例を示す回路図であり、第３図は第１図の回路の消去動
作を説明するためのフローチャートである。第１図にお
いて、メモリトランジスタ１ないし３のコントロールゲ
ートは共通にワード線７に接続され、メモリトランジス
タ４ないし６のコントロールゲートは共通にワード線８
に接続される。メモリトランジスタ１，４のドレインは
共通にビット線９に接続され、メモリトランジスタ２．
５のドレインは共通にビット線１０に接続され、メモリ
トランジスタ３．６のドレインは共通にビット線１１に
接続される。メモリトランジスタ１ないし６のソースは
共通にソースｍ１２に接続される。トランジスタ１３の
ゲートはＹゲート線１６に接続され、ソースはビット線
９に接続される。トランジスタ１４のゲートはＹゲート
線１７に接続され、ソースはビット線１０に接続される
。トランジスタ１５のゲートはＹゲート線１８に接続さ
れ、ソースはビット線１１に接続される。トランジスタ
１３ないし１５のドレインは共通にトランジス、り１９
，２０のソースに接続される。トランジスタ１９のゲー
トはＺゲート線２１に接続され、ドレインはトランジス
タ２２．２３のゲートおよびトランジスタ２４．２６の
ソースに接続される。トランジスタ２２．２３のドレイ
ンは共通に接続されるとともにトランジスタ２４２６の
ゲートに接続される。トランジスタ２２のソースは電源
電圧に接続され、トランジスタ２３のソースは接地され
る。トランジスタ２４のドレインは電源電圧に接続され
る。トランジスタ２５．２６のドレインは共通に接続さ
れるとともにインバータ２７に入力される。トランジス
タ２５のゲートは接地され、ソースは電源電圧に接続さ
れる。インバータ２７から読出しデータＲＤが出力され
る。トランジスタ２２ないし２６およびインバータ２７
はセンスアンプ２８を構成する。トランジスタ２０のゲ
ートは書込み回路２９に接続され、ドレインは高電圧電
源端子３０に接続される。Ｘデコーダ３１はＮＡＮＤゲ
ート３２ないし３３．４６ないし４７で構成され、ワー
ド線フないし８に接続される。ＮＡＮＤゲート４６ない
し４７の電源入力は基準電圧源５２に接続される。
基準電圧源５２は、通常は電源電圧を供給し、ベリファ
イ時のみ基準電圧（例えば２Ｖ）を供給する。Ｙデコー
ダ３６はＮＡＮＤゲート３７ないし３９．４８ないし５
０で構成され、Ｙゲート線１６ないし１８に接続される
。Ｘデコーダ４３はＮＡＮＤゲート４４．５１で構成さ
れ、Ｚゲート線２１に接続される。ＮＡＮＤゲート４６
ないし５１の１人力にはベリファイ時のみ「Ｌ」となる
信号ＥＲが入力される。
イ時のみ基準電圧（例えば２Ｖ）を供給する。Ｙデコー
ダ３６はＮＡＮＤゲート３７ないし３９．４８ないし５
０で構成され、Ｙゲート線１６ないし１８に接続される
。Ｘデコーダ４３はＮＡＮＤゲート４４．５１で構成さ
れ、Ｚゲート線２１に接続される。ＮＡＮＤゲート４６
ないし５１の１人力にはベリファイ時のみ「Ｌ」となる
信号ＥＲが入力される。
次に動作について説明する。書込み、読出しは従来技術
と同様であるのでその説明は省略する。
と同様であるのでその説明は省略する。
消去について説明する。消去はチップ全体に一括して行
なう。消去は、消去パルス印加と一括ベリファイの繰返
しによって行なわれる。消去パルス印加では、信号ＥＲ
はｒＨＪになる。基準電圧源５２はＮＡＮＤゲート４６
ないし４７の電源入力に電源電圧を供給する。書込み回
路２９により、トランジスタ２０のゲートは「Ｌ」にな
り、トランジスタ２０はオフする。Ｘデコーダ４３によ
り、Ｚゲート線２１はｒＬＪになり、トランジスタ１９
はオフする。Ｙデコーダ３６により、Ｙゲート線１６な
いし１８はｒＬＪになり、トランジスタ１３ないし１５
はオフする。Ｘデコーダ３１により、ワード線７ないし
８はｒＬＪになる。ソース線１２には図示しないアレイ
ソーススイッチによって高電圧の消去パルスが印加され
る（第３図のステップ５ＴＩＩ）。それによって、メモ
リトランジスタ１ないし６のソースから電子が引き抜か
れてしきい値は低くなる。次に一括ベリファイが行なわ
れる（第３図のステップ５Ｔ１２）。−括ベリファイで
は、信号「百はｒＬＪになる。基準電圧源５２はＮＡＮ
Ｄゲート４６ないし４７の電源入力に基準電圧（たとえ
ば２Ｖ）を供給する。
なう。消去は、消去パルス印加と一括ベリファイの繰返
しによって行なわれる。消去パルス印加では、信号ＥＲ
はｒＨＪになる。基準電圧源５２はＮＡＮＤゲート４６
ないし４７の電源入力に電源電圧を供給する。書込み回
路２９により、トランジスタ２０のゲートは「Ｌ」にな
り、トランジスタ２０はオフする。Ｘデコーダ４３によ
り、Ｚゲート線２１はｒＬＪになり、トランジスタ１９
はオフする。Ｙデコーダ３６により、Ｙゲート線１６な
いし１８はｒＬＪになり、トランジスタ１３ないし１５
はオフする。Ｘデコーダ３１により、ワード線７ないし
８はｒＬＪになる。ソース線１２には図示しないアレイ
ソーススイッチによって高電圧の消去パルスが印加され
る（第３図のステップ５ＴＩＩ）。それによって、メモ
リトランジスタ１ないし６のソースから電子が引き抜か
れてしきい値は低くなる。次に一括ベリファイが行なわ
れる（第３図のステップ５Ｔ１２）。−括ベリファイで
は、信号「百はｒＬＪになる。基準電圧源５２はＮＡＮ
Ｄゲート４６ないし４７の電源入力に基準電圧（たとえ
ば２Ｖ）を供給する。
書込み回路２９により、トランジスタ２０のゲートはｒ
ＬＪになり、トランジスタ２０はオフする。
ＬＪになり、トランジスタ２０はオフする。
Ｘデコーダ４３により、Ｚゲート線２１はｒＨＪになり
、トランジスタ１９はオンする。Ｙデコーダ３６により
、Ｙゲート線１６ないし１８は「Ｈ」になり、トランジ
スタ１３ないし１５はオンする。Ｘデコーダ３１により
、ワード線フないし８は基準電圧（たとえば２Ｖ）にな
る。それによって、すべてのメモリトランジスタが選択
されて読出しが行なわれる。すべてのメモリトランジス
タがオフであれば一括ベリファイを終了して消去パルス
印加に移る（第３図のステップ５Ｔ１３）。
、トランジスタ１９はオンする。Ｙデコーダ３６により
、Ｙゲート線１６ないし１８は「Ｈ」になり、トランジ
スタ１３ないし１５はオンする。Ｘデコーダ３１により
、ワード線フないし８は基準電圧（たとえば２Ｖ）にな
る。それによって、すべてのメモリトランジスタが選択
されて読出しが行なわれる。すべてのメモリトランジス
タがオフであれば一括ベリファイを終了して消去パルス
印加に移る（第３図のステップ５Ｔ１３）。
すべてのメモリトランジスタのうち、最小しきい値のも
のがオンしたことを検出すると、消去は終了する。
のがオンしたことを検出すると、消去は終了する。
上記の説明では、従来技術と同一のセンスアンプを用い
たが、メモリトランジスタのコントロールゲートの電圧
が低い分セル電流が減少してしまうため、−括ベリファ
イ時のみセンスアンプの感度を上げることが望ましい。
たが、メモリトランジスタのコントロールゲートの電圧
が低い分セル電流が減少してしまうため、−括ベリファ
イ時のみセンスアンプの感度を上げることが望ましい。
センスアンプの感度を上げる方法としていくつか考えら
れるが、その１つとして第２図に示す回路がある。同図
において、トランジスタ２５に並列にトランジスタ５３
が接続されている。トランジスタ５３のインピーダンス
は、微小なセル電流をセンスできるようにトランジスタ
２・５に比べて高くなっている。通常の読出し時には、
信号■１は「Ｌ」、信号ＥＲはｒＨＪになり、トランジ
スタ２５はオンし、トランジスタ５３はオフする。−括
ベリファイ時には、信号■は「Ｈ」、信号「下は「Ｌ」
になり、トランジスタ２５はオフし、トランジスタ５３
はオンする。それによって、−括ベリファイ時のセンス
アンプの感度は向上する。
れるが、その１つとして第２図に示す回路がある。同図
において、トランジスタ２５に並列にトランジスタ５３
が接続されている。トランジスタ５３のインピーダンス
は、微小なセル電流をセンスできるようにトランジスタ
２・５に比べて高くなっている。通常の読出し時には、
信号■１は「Ｌ」、信号ＥＲはｒＨＪになり、トランジ
スタ２５はオンし、トランジスタ５３はオフする。−括
ベリファイ時には、信号■は「Ｈ」、信号「下は「Ｌ」
になり、トランジスタ２５はオフし、トランジスタ５３
はオンする。それによって、−括ベリファイ時のセンス
アンプの感度は向上する。
上記実施例では、メモリトランジスタの最小のしきい値
の検出をすべてのメモリトランジスタに対して一括して
行なうが、従来技術と同様にアドレスカウンタを用いて
順次ベリファイを行なってもよい。この場合、ベリファ
イ時間、チップサイズは従来技術と同様になるが、オー
バーイレーズを防止でき、信転性が高くなるという効果
がある。
の検出をすべてのメモリトランジスタに対して一括して
行なうが、従来技術と同様にアドレスカウンタを用いて
順次ベリファイを行なってもよい。この場合、ベリファ
イ時間、チップサイズは従来技術と同様になるが、オー
バーイレーズを防止でき、信転性が高くなるという効果
がある。
以上説明したように本発明は、メモリトランジスタの最
小のしきい値の検出を行なう手段を設けたことにより、
最小のしきい値を正の値に設定することによりオーバー
イレーズを防止できる。また、上記検出はすべてのメモ
リトランジスタに対して−括して行なうことにより、ヘ
リファイ時間を短縮できる。さらに、アドレスカウンタ
を必要としないので、チップサイズを縮小できる。よっ
て、信顧性が高く、また消去時間の短いものが得られる
という効果がある。
小のしきい値の検出を行なう手段を設けたことにより、
最小のしきい値を正の値に設定することによりオーバー
イレーズを防止できる。また、上記検出はすべてのメモ
リトランジスタに対して−括して行なうことにより、ヘ
リファイ時間を短縮できる。さらに、アドレスカウンタ
を必要としないので、チップサイズを縮小できる。よっ
て、信顧性が高く、また消去時間の短いものが得られる
という効果がある。
第１図は本発明による不揮発性半導体記憶装置の一実施
例を示す回路図、第２図は第１図の回路の変形例を示す
回路図、第３図は第１図の回路の消去動作を説明するた
めフローチャート、第４図は従来の不揮発性半導体記憶
装置を示す回路図、第５図は第４図の回路の消去動作を
説明するためのフローチャートである。 １〜６・・・メモリトランジスタ、７，８・・・ワード
線、９〜１１・・・ビット線、１２・・・ソース線、１
３〜１５，１９，２０．２２〜２６・・・トランジスタ
、１６〜１８・・・Ｙゲート線、２１・・・Ｚゲート線
、２７・・・インバータ、２８・・・センスアンプ、２
９・・・書込み回路、３１・・・Ｘデコーダ、３２，３
３．３７〜３９． ４４．．４６〜５１・・・ＮＡＮＤ
ゲート、６・・・Ｙデコーダ、 ４３・・・Ｘデコーダ。 第 図 第 図
例を示す回路図、第２図は第１図の回路の変形例を示す
回路図、第３図は第１図の回路の消去動作を説明するた
めフローチャート、第４図は従来の不揮発性半導体記憶
装置を示す回路図、第５図は第４図の回路の消去動作を
説明するためのフローチャートである。 １〜６・・・メモリトランジスタ、７，８・・・ワード
線、９〜１１・・・ビット線、１２・・・ソース線、１
３〜１５，１９，２０．２２〜２６・・・トランジスタ
、１６〜１８・・・Ｙゲート線、２１・・・Ｚゲート線
、２７・・・インバータ、２８・・・センスアンプ、２
９・・・書込み回路、３１・・・Ｘデコーダ、３２，３
３．３７〜３９． ４４．．４６〜５１・・・ＮＡＮＤ
ゲート、６・・・Ｙデコーダ、 ４３・・・Ｘデコーダ。 第 図 第 図
Claims (1)
- フローティングゲートを有するメモリトランジスタを行
方向および列方向に沿って複数個配列したメモリセルア
レイを備えた不揮発性半導体記憶装置において、前記メ
モリトランジスタの最小のしきい値を検出する手段を有
し、前記検出はすべてのメモリトランジスタに対して一
括して行なうことを特徴とする不揮発性半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106019A JPH043395A (ja) | 1990-04-20 | 1990-04-20 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106019A JPH043395A (ja) | 1990-04-20 | 1990-04-20 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043395A true JPH043395A (ja) | 1992-01-08 |
Family
ID=14422944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2106019A Pending JPH043395A (ja) | 1990-04-20 | 1990-04-20 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043395A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993019471A1 (en) * | 1992-03-25 | 1993-09-30 | Seiko Epson Corporation | Nonvolatile semiconductor device |
| EP0572240A2 (en) * | 1992-05-28 | 1993-12-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US5274599A (en) * | 1992-04-22 | 1993-12-28 | Fujitsu Limited | Flash-type nonvolatile semiconductor memory having precise erasing levels |
| US5398204A (en) * | 1992-11-09 | 1995-03-14 | Seiko Epson Corporation | Nonvolatile semiconductor system |
| JPH07111091A (ja) * | 1993-10-08 | 1995-04-25 | Nec Corp | 仮想接地型フラッシュメモリの消去ベリファイ方法 と仮想接地型フラッシュメモリ |
| US5432738A (en) * | 1993-01-27 | 1995-07-11 | Seiko Epson Corporation | Nonvolatile semiconductor storage system |
| US5475249A (en) * | 1992-06-09 | 1995-12-12 | Seiko Epson Corporation | Nonvolatile semiconductor device to erase with a varying potential difference |
| US5646891A (en) * | 1995-02-21 | 1997-07-08 | Nec Corporation | Electrically erasable and programmable read only memory device with erase verify circuit for exactly verifying erased state of memory cells |
| US6081452A (en) * | 1997-02-28 | 2000-06-27 | Sharp Kabushiki Kaisha | Semiconductor storage device capable of accurately collectively executing erase verify operation on all memory cells |
| JP2006228405A (ja) * | 2005-01-19 | 2006-08-31 | Saifun Semiconductors Ltd | 部分的な消去の確認 |
-
1990
- 1990-04-20 JP JP2106019A patent/JPH043395A/ja active Pending
Cited By (14)
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|---|---|---|---|---|
| US5463587A (en) * | 1992-03-25 | 1995-10-31 | Seiko Epson Corporation | Nonvolatile semiconductor system |
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| US5654920A (en) * | 1993-01-27 | 1997-08-05 | Seiko Epson Corporation | Nonvolatile semiconductor storage system |
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