JP3384409B2 - 書換え可能な不揮発性半導体記憶装置及びその制御方法 - Google Patents
書換え可能な不揮発性半導体記憶装置及びその制御方法Info
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
〔発明の概要〕
書込みストレス試験に対応できるようにした、冗長ビ
ット線を搭載した、書換え可能な不揮発性半導体記憶装
置及びその制御方法に関し、 ビット線障害で冗長ビット線を使用したEPROMでも書
込みストレス試験を行なうことができるようにすること
を目的とし、 複数のビット線とワード線の各交点に不揮発性メモリ
セルを配設し、これらのメモリセルのドレインはビット
線に、コントロールゲートはワード線に、ソースは共通
グランド線に接続し、各ビット線はコラムゲートを介し
て書込み回路へ接続し、複数のビット線の一部は冗長ビ
ット線とした半導体記憶装置において、該共通グランド
線とグランドとの間に、ゲートにグランド電位を印加し
たときにオフになるトランジスタを挿入した構成とす
る。
ット線を搭載した、書換え可能な不揮発性半導体記憶装
置及びその制御方法に関し、 ビット線障害で冗長ビット線を使用したEPROMでも書
込みストレス試験を行なうことができるようにすること
を目的とし、 複数のビット線とワード線の各交点に不揮発性メモリ
セルを配設し、これらのメモリセルのドレインはビット
線に、コントロールゲートはワード線に、ソースは共通
グランド線に接続し、各ビット線はコラムゲートを介し
て書込み回路へ接続し、複数のビット線の一部は冗長ビ
ット線とした半導体記憶装置において、該共通グランド
線とグランドとの間に、ゲートにグランド電位を印加し
たときにオフになるトランジスタを挿入した構成とす
る。
本発明は、書込みストレス試験に対応できるようにし
た、冗長ビット線を搭載した書換え可能な不揮発性半導
体記憶装置及びその制御方法に関する。
た、冗長ビット線を搭載した書換え可能な不揮発性半導
体記憶装置及びその制御方法に関する。
電気的に書込み可能な紫外線消去型不揮発性半導体記
憶装置（EPROM）も益々大容量化する傾向にあり、つれ
て歩留り向上のため冗長セルを搭載するものが増えてい
る。
憶装置（EPROM）も益々大容量化する傾向にあり、つれ
て歩留り向上のため冗長セルを搭載するものが増えてい
る。
EPROMは電圧を加えてフローティングゲートに電子を
注入することで書込みを行なうが、この注入した電子が
読出し時に加わる電圧で消滅してはならない。そのた
め、工場出荷時等に、この消滅する／しないをチェック
すべく書込みストレス試験を行なっている。
注入することで書込みを行なうが、この注入した電子が
読出し時に加わる電圧で消滅してはならない。そのた
め、工場出荷時等に、この消滅する／しないをチェック
すべく書込みストレス試験を行なっている。
EPROMの概要を第２図に示す。Q00〜Q0i,Q10〜Q1i,…
はEPROMのメモリセルで、各々第３図に示すようにコン
トロールゲートCG、フローティングゲートFG、半導体基
板に形成されたソース領域Ｓ、ドレイン領域Ｄなどから
なる。X0,X1,…はワード線で各メモリセルのコントロー
ルゲートCGに接続し、またBL0,BL1,…はビット線で各メ
モリセルのドレイン領域Ｄに接続する。Q0,Q1,…はコラ
ムゲートでコラムデコーダのコラム（ビット線）選択出
力Y0,Y1,…によりオン／オフされる。BUSはバスで、各
コラムゲートと書込み回路とを接続する。なお、簡単化
のために図示省略されているが、BUSには通常の読出し
動作に用いられる読出し回路（センスアンプ）も接続さ
れている。
はEPROMのメモリセルで、各々第３図に示すようにコン
トロールゲートCG、フローティングゲートFG、半導体基
板に形成されたソース領域Ｓ、ドレイン領域Ｄなどから
なる。X0,X1,…はワード線で各メモリセルのコントロー
ルゲートCGに接続し、またBL0,BL1,…はビット線で各メ
モリセルのドレイン領域Ｄに接続する。Q0,Q1,…はコラ
ムゲートでコラムデコーダのコラム（ビット線）選択出
力Y0,Y1,…によりオン／オフされる。BUSはバスで、各
コラムゲートと書込み回路とを接続する。なお、簡単化
のために図示省略されているが、BUSには通常の読出し
動作に用いられる読出し回路（センスアンプ）も接続さ
れている。
EPROMのメモリセルに書込みを行なう場合は、ソース
領域Ｓに加える電圧VSを0Vにし、コントロールゲートCG
に加える電圧VCとドレイン領域Ｄに加える電圧VDを高電
圧例えば12.5Vにする。これには、例えばメモリセルQ00
への書込みなら、Y0をＨ例えば5VにしてコラムゲートQ0
をオンにし、これにより書込み回路の出力電圧VPPをビ
ット線BL0に加え、またワード線X0へもVPPを与えればよ
い。Vs＝0,VC＝VD＝VPPとすると電子ｅが絶縁層を通し
てフローティングゲートFGに入り、FETであるこのメモ
リセルの閾値を変える。これがセルに書込みを行なった
状態である。
領域Ｓに加える電圧VSを0Vにし、コントロールゲートCG
に加える電圧VCとドレイン領域Ｄに加える電圧VDを高電
圧例えば12.5Vにする。これには、例えばメモリセルQ00
への書込みなら、Y0をＨ例えば5VにしてコラムゲートQ0
をオンにし、これにより書込み回路の出力電圧VPPをビ
ット線BL0に加え、またワード線X0へもVPPを与えればよ
い。Vs＝0,VC＝VD＝VPPとすると電子ｅが絶縁層を通し
てフローティングゲートFGに入り、FETであるこのメモ
リセルの閾値を変える。これがセルに書込みを行なった
状態である。
ところがこのセルQ00の書込みで、セルQ01はドレイン
がVPP、ソースがＬ（0V）、ゲートCGがＬとなるので、
ドレインＤとフローティングゲートFGの間に強い電界が
でき、この強い電界のために、セレQ01が既に書込まれ
たセルであってゲート絶縁膜が不良であると、ゲートFG
から電子が抜け、消去が行なわれてしまうことがある。
がVPP、ソースがＬ（0V）、ゲートCGがＬとなるので、
ドレインＤとフローティングゲートFGの間に強い電界が
でき、この強い電界のために、セレQ01が既に書込まれ
たセルであってゲート絶縁膜が不良であると、ゲートFG
から電子が抜け、消去が行なわれてしまうことがある。
このようなゲート絶縁膜不良のメモリセルをリジェク
トするために、書込みストレス試験を行なう。これは一
旦全セルに通常と同様の方法により書込みを行ない、そ
の後全セルを同時に上記Q01と同様の状態、即ちVD＝
VPP,VC＝VS＝Ｌにし、然る後、通常の読出し動作に用い
るセンスアンプにより全セルの読出しを行ない、消去さ
れているセルがあるかどうかを調べて、不良セルを検出
するものである。
トするために、書込みストレス試験を行なう。これは一
旦全セルに通常と同様の方法により書込みを行ない、そ
の後全セルを同時に上記Q01と同様の状態、即ちVD＝
VPP,VC＝VS＝Ｌにし、然る後、通常の読出し動作に用い
るセンスアンプにより全セルの読出しを行ない、消去さ
れているセルがあるかどうかを調べて、不良セルを検出
するものである。
ところが、この書込みストレス試験は、ビット線がグ
ランド線へショートしていると実行できない。即ち第４
図に示すように、例えばビット線BL1がＡ点でグランド
線へショートしていると、書込みストレス試験で全セル
を同時にVD＝VPP,VC＝VS＝Ｌにしようとする（Y0,Y1〜
をＨ、X0,X1〜をＬにする）と、VPP−Q1−Ａ−GNDの経
路で大電流が流れ、書込み回路の電流供給能力を上廻る
と、VPPは予定の電圧12.5Vにならず、それより低い値に
とどまってしまって、書込みストレス試験が行えない。
ランド線へショートしていると実行できない。即ち第４
図に示すように、例えばビット線BL1がＡ点でグランド
線へショートしていると、書込みストレス試験で全セル
を同時にVD＝VPP,VC＝VS＝Ｌにしようとする（Y0,Y1〜
をＨ、X0,X1〜をＬにする）と、VPP−Q1−Ａ−GNDの経
路で大電流が流れ、書込み回路の電流供給能力を上廻る
と、VPPは予定の電圧12.5Vにならず、それより低い値に
とどまってしまって、書込みストレス試験が行えない。
グランド線へのビット線のショートのあるEPROMへの
書込み読出しは、冗長ビット線で救済できる。第４図の
鎖線枠内が冗長ビット線で、他のビット線BL0,BL1…と
同様に、ビット線BLr、その選択ゲートQr、メモリセルQ
r0,Qr1,…Qriを備える。ビット線BL1が障害なら、この
ビット線BL1に代えて冗長ビット線BLrを使用すればよい
（Y1をＨにする代りにYrをＨにすればよい。）こてで冗
長ビット線数だけの本数の障害ビット線が発生しても、
そのメモリを廃棄せずに済む。しかし、このメモリで
は、全メモリセルに同時にストレスをかけて書込みスト
レス試験を行なうことができない。
書込み読出しは、冗長ビット線で救済できる。第４図の
鎖線枠内が冗長ビット線で、他のビット線BL0,BL1…と
同様に、ビット線BLr、その選択ゲートQr、メモリセルQ
r0,Qr1,…Qriを備える。ビット線BL1が障害なら、この
ビット線BL1に代えて冗長ビット線BLrを使用すればよい
（Y1をＨにする代りにYrをＨにすればよい。）こてで冗
長ビット線数だけの本数の障害ビット線が発生しても、
そのメモリを廃棄せずに済む。しかし、このメモリで
は、全メモリセルに同時にストレスをかけて書込みスト
レス試験を行なうことができない。
本発明はかかる点を改善し、ビット線障害で冗長ビッ
ト線を使用したEPROMでも、全メモリセルに同時にスト
レスをかけて書込みストレス試験を行なうことができる
ようにすることを目的とするものである。
ト線を使用したEPROMでも、全メモリセルに同時にスト
レスをかけて書込みストレス試験を行なうことができる
ようにすることを目的とするものである。
本発明は、複数のビット線とワード線の各交点に不揮
発性メモリセルを配設し、これらのメモリセルのドレイ
ンはビット線に、コントロールゲートはワード線に、ソ
ースは共通グランド線に接続し、各ビット線はコラムゲ
ートを介して書込み回路へ接続し、複数のビット線の一
部は冗長ビット線とした半導体記憶装置において、該共
通グランド線（Ｌ）とグランド（GND）との間に、ゲー
トにグランド電位を印加したときにオフになるトランジ
スタ（Qf）を挿入した構成によって前記課題を解決する
ものである、 第１図に示すように本発明ではEPROMの各メモリセルQ
00,Q10…の共通グランド線ＬにスイッチQfを挿入し、こ
れを信号Gfでオン／オフする。
発性メモリセルを配設し、これらのメモリセルのドレイ
ンはビット線に、コントロールゲートはワード線に、ソ
ースは共通グランド線に接続し、各ビット線はコラムゲ
ートを介して書込み回路へ接続し、複数のビット線の一
部は冗長ビット線とした半導体記憶装置において、該共
通グランド線（Ｌ）とグランド（GND）との間に、ゲー
トにグランド電位を印加したときにオフになるトランジ
スタ（Qf）を挿入した構成によって前記課題を解決する
ものである、 第１図に示すように本発明ではEPROMの各メモリセルQ
00,Q10…の共通グランド線ＬにスイッチQfを挿入し、こ
れを信号Gfでオン／オフする。
スイッチQfは本例ではｎチャネルFETであり、信号Gf
がＨでオン、Ｌでオフとなる。書込みストレス試験時は
信号GfをＬ、通常は信号GfをＨとする。
がＨでオン、Ｌでオフとなる。書込みストレス試験時は
信号GfをＬ、通常は信号GfをＨとする。
このようにすればビット線にグランド線への短絡事故
が発生しており、その障害ビット線に代えて冗長ビット
線を用いても、書込みストレス試験を行なうことができ
る。即ち書込みストレス試験で全ビット線を選択して高
電圧VPPを与えても、トランジスタQfがオフであるから
グランドへ大電流が流れることはない。例えば短絡はＡ
点で生じたとしても、VPP−Q1−BL1−Ａ−Ｌ−GNDの経
路で電流が流れることはない。そしてX0,X1,…XiはＬで
あるから、各メモリセルのドレインとゲート間に高電圧
を加え、ゲート絶縁体が絶縁不良で電荷が消滅するなら
消滅させることができ、続く読出し動作でトランジスタ
Qfをオンにして各セルを読み出すことにより、電荷が消
滅した不良セルを検出することができる。
が発生しており、その障害ビット線に代えて冗長ビット
線を用いても、書込みストレス試験を行なうことができ
る。即ち書込みストレス試験で全ビット線を選択して高
電圧VPPを与えても、トランジスタQfがオフであるから
グランドへ大電流が流れることはない。例えば短絡はＡ
点で生じたとしても、VPP−Q1−BL1−Ａ−Ｌ−GNDの経
路で電流が流れることはない。そしてX0,X1,…XiはＬで
あるから、各メモリセルのドレインとゲート間に高電圧
を加え、ゲート絶縁体が絶縁不良で電荷が消滅するなら
消滅させることができ、続く読出し動作でトランジスタ
Qfをオンにして各セルを読み出すことにより、電荷が消
滅した不良セルを検出することができる。
本発明の実施例は第１図で表わすことができる。全図
を通してそうであるが、他の図と同じ部分には同じ符号
が付してある。また、先に第２図について述べたよう
に、第１図でも、簡単化のために図示省略されている
が、BUSには通常の読出し動作に用いられる読出し回路
（センスアンプ）が接続されている。
を通してそうであるが、他の図と同じ部分には同じ符号
が付してある。また、先に第２図について述べたよう
に、第１図でも、簡単化のために図示省略されている
が、BUSには通常の読出し動作に用いられる読出し回路
（センスアンプ）が接続されている。
書込みストレス試験では前述のように、全セルに書込
みを行ない、次いでY0,Y1,…YrをＨにし、Q0,Q1,…Qrを
オンにして全ビット線BL0,BLL,…BLrを高電圧VPPにす
る。X0,X1,…XiはＬ、GfもＬでQfはオフである。従って
共通グランド線Ｌはフローティングで、ビット線BL1と
共通グランド線Ｌとの間に短絡Ａがあっても、グランド
GNDへ電流が流れることはない。よって全ビット線従っ
て全メモリセルのドレイン領域へ高電圧VPPを加えるこ
とができる。
みを行ない、次いでY0,Y1,…YrをＨにし、Q0,Q1,…Qrを
オンにして全ビット線BL0,BLL,…BLrを高電圧VPPにす
る。X0,X1,…XiはＬ、GfもＬでQfはオフである。従って
共通グランド線Ｌはフローティングで、ビット線BL1と
共通グランド線Ｌとの間に短絡Ａがあっても、グランド
GNDへ電流が流れることはない。よって全ビット線従っ
て全メモリセルのドレイン領域へ高電圧VPPを加えるこ
とができる。
ビット線冗長を行なったら、書込みストレス試験でも
障害ビット線は選択されないようにする（図示の例なら
Y1をＨにしない）ことも考えられる。しかしこの場合は
コラムゲート選択回路の構成が複雑になる。共通グラン
ド線にスイッチGfを挿入する方式はこの点簡単であり、
この制御も、書込みストレス試験で信号GfをＬにすれば
よく、簡単である。
障害ビット線は選択されないようにする（図示の例なら
Y1をＨにしない）ことも考えられる。しかしこの場合は
コラムゲート選択回路の構成が複雑になる。共通グラン
ド線にスイッチGfを挿入する方式はこの点簡単であり、
この制御も、書込みストレス試験で信号GfをＬにすれば
よく、簡単である。
以上説明したように本発明では、ビット線冗長を行な
っているEPROMでも書込みストレス試験を行なうことが
でき、ゲート酸化膜の不良をリジェクトすることが可能
になる。これにより、ビット線冗長を行なったEPRMO
も、そのセルの信頼性が飛躍的に向上する。
っているEPROMでも書込みストレス試験を行なうことが
でき、ゲート酸化膜の不良をリジェクトすることが可能
になる。これにより、ビット線冗長を行なったEPRMO
も、そのセルの信頼性が飛躍的に向上する。
第１図は本発明の半導体記憶装置の説明図、
第２図はEPROMの説明図、
第３図はメモリセルの説明図、
第４図はEPROMでの問題点の説明図である。
第１図でBL0,BL1,…はビット線、X0,X1,…はワード線、
Q00,Q10,…は不揮発性メモリセル、BLrは冗長ビット
線、Ｌは共通グランド線、GNDはグランド、Qfはスイッ
チである。
Q00,Q10,…は不揮発性メモリセル、BLrは冗長ビット
線、Ｌは共通グランド線、GNDはグランド、Qfはスイッ
チである。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭62−275399（ＪＰ，Ａ)
Claims (3)
- 【請求項１】複数のビット線とワード線の各交点に不揮
発性メモリセルを配設し、これらのメモリセルのドレイ
ンはビット線に、コントロールゲートはワード線に、ソ
ースは共通グランド線に接続し、各ビット線はコラムゲ
ートを介して書込み回路へ接続し、複数のビット線の一
部は冗長ビット線とした半導体記憶装置において、 書込みストレス試験のストレス印加時に印加される信号
に応じて、前記共通グランド線からグランドへ流れ込む
電流を遮断するスイッチ手段を備えたことを特徴とする
書換え可能な不揮発性半導体記憶装置。 - 【請求項２】前記スイッチ手段は、共通グランド線
（Ｌ）とグランド（GND）との間に挿入され、ストレス
試験のストレス印加時にゲートに印加される信号により
オフになるトランジスタ（Qf）であることを特徴とする
請求項１に記載の書換え可能な不揮発性半導体記憶装
置。 - 【請求項３】複数のビット線とワード線の各交点に不揮
発性メモリセルを配設し、これらのメモリセルのドレイ
ンはビット線に、コントロールゲートはワード線に、ソ
ースは共通グランド線に接続し、各ビット線はコラムゲ
ートを介して書込み回路へ接続し、複数のビット線の一
部は冗長ビット線とした半導体記憶装置の制御方法にお
いて、 該共通グランド線とグランドとの間の接続は、制御信号
によって、通常動作時はオンに、書込みストレス試験の
ストレス印加時はオフに切換えることを特徴とする書換
え可能な不揮発性半導体記憶装置の制御方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29070489A JP3384409B2 (ja) | 1989-11-08 | 1989-11-08 | 書換え可能な不揮発性半導体記憶装置及びその制御方法 |
| KR1019900017818A KR950000342B1 (ko) | 1989-11-08 | 1990-11-05 | 여분 셀 어레이를 갖는 소거 가능 프로그래머블 리드온리 메모리, 및 이 메모리의 스트레스 시험방법 |
| DE69025127T DE69025127T2 (de) | 1989-11-08 | 1990-11-08 | Nicht-flüchtige Speicheranordnungen |
| EP90121404A EP0427260B1 (en) | 1989-11-08 | 1990-11-08 | Non-volatile memory devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29070489A JP3384409B2 (ja) | 1989-11-08 | 1989-11-08 | 書換え可能な不揮発性半導体記憶装置及びその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03152800A JPH03152800A (ja) | 1991-06-28 |
| JP3384409B2 true JP3384409B2 (ja) | 2003-03-10 |
Family
ID=17759434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29070489A Expired - Lifetime JP3384409B2 (ja) | 1989-11-08 | 1989-11-08 | 書換え可能な不揮発性半導体記憶装置及びその制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0427260B1 (ja) |
| JP (1) | JP3384409B2 (ja) |
| KR (1) | KR950000342B1 (ja) |
| DE (1) | DE69025127T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960001307B1 (ko) * | 1990-10-02 | 1996-01-25 | 가부시기가이샤 도오시바 | 메모리의 테스트방법 |
| DE4133490C2 (de) * | 1991-10-09 | 1999-06-10 | Texas Instruments Deutschland | Verfahren zum Betreiben einer mit einer Versorgungsspannung gespeisten integrierten Halbleiterspeichervorrichtung mit zeilen- und spaltenweise angeordneten Speicherzellen |
| KR950003014B1 (ko) * | 1992-07-31 | 1995-03-29 | 삼성전자 주식회사 | 반도체 메모리 장치의 번-인 테스트회로 및 번-인 테스트방법 |
| KR20210121456A (ko) * | 2020-03-30 | 2021-10-08 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103587A (ja) * | 1983-11-09 | 1985-06-07 | Toshiba Corp | 半導体記憶装置のメモリセルキヤパシタ電圧印加回路 |
| NL8400326A (nl) * | 1984-02-03 | 1985-09-02 | Philips Nv | Geintegreerde schakeling met veldeffecttransistoren en een programmeerbaar leesgeheugen. |
| JPS62177799A (ja) * | 1986-01-30 | 1987-08-04 | Toshiba Corp | 半導体記憶装置 |
| JPS62275399A (ja) * | 1986-05-23 | 1987-11-30 | Hitachi Ltd | 半導体集積回路装置 |
| US4967394A (en) * | 1987-09-09 | 1990-10-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a test cell array |
| JPH01113999A (ja) * | 1987-10-28 | 1989-05-02 | Toshiba Corp | 不揮発性メモリのストレステスト回路 |
-
1989
- 1989-11-08 JP JP29070489A patent/JP3384409B2/ja not_active Expired - Lifetime
-
1990
- 1990-11-05 KR KR1019900017818A patent/KR950000342B1/ko not_active IP Right Cessation
- 1990-11-08 EP EP90121404A patent/EP0427260B1/en not_active Expired - Lifetime
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