JP3106473B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP3106473B2 JP3106473B2 JP2058690A JP2058690A JP3106473B2 JP 3106473 B2 JP3106473 B2 JP 3106473B2 JP 2058690 A JP2058690 A JP 2058690A JP 2058690 A JP2058690 A JP 2058690A JP 3106473 B2 JP3106473 B2 JP 3106473B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性半導体記憶装置に関し、特に電気的
書込可能、電気的一括消去可能な不揮発性半導体記憶装
置（flash E2PROM）に関する。
書込可能、電気的一括消去可能な不揮発性半導体記憶装
置（flash E2PROM）に関する。
従来、この種のFlash E2PROMの代表的なものとし
て、例えば、Journal of Solid State Circuit Oct.198
8Vol23No.5P.1157〜に示されているようなものがある。
（なおメモリーセルの動作については、1988 IEEE/IRP
S P.158−に述べられている。）この従来技術に関し
て、第３図（ａ）〜（ｄ）を用いて以下説明する。
て、例えば、Journal of Solid State Circuit Oct.198
8Vol23No.5P.1157〜に示されているようなものがある。
（なおメモリーセルの動作については、1988 IEEE/IRP
S P.158−に述べられている。）この従来技術に関し
て、第３図（ａ）〜（ｄ）を用いて以下説明する。
第３図（ａ）には、メモリーセル単体の断面図を示
す。メモリーセルは、Ｐ型半導体基板S1上に形成された
ドレイン52及びソース53と、ドレイン−ソース間のチャ
ンネル領域上にトンネル絶縁膜54を介して設けられた浮
遊ゲート55と、その上に絶縁膜56を介して設けられた制
御ゲート57からなる。
す。メモリーセルは、Ｐ型半導体基板S1上に形成された
ドレイン52及びソース53と、ドレイン−ソース間のチャ
ンネル領域上にトンネル絶縁膜54を介して設けられた浮
遊ゲート55と、その上に絶縁膜56を介して設けられた制
御ゲート57からなる。
次に動作について説明する。データの書込は、第３図
（ｂ）に示すようにソースを接地し、制御ゲート及びド
レインに高電圧を印加して、ドレイン近傍でのインパク
トイオニゼーションにより生じた電子を浮遊ゲートに注
入することにより行う。データの消去は、第３図（ｃ）
に示すように、制御ゲートを接地し、ドレインはオープ
ン又は接地にして、ソースに高電圧を印加し電子を浮遊
ゲートからソースへトンネル放出することにより行う。
（ｂ）に示すようにソースを接地し、制御ゲート及びド
レインに高電圧を印加して、ドレイン近傍でのインパク
トイオニゼーションにより生じた電子を浮遊ゲートに注
入することにより行う。データの消去は、第３図（ｃ）
に示すように、制御ゲートを接地し、ドレインはオープ
ン又は接地にして、ソースに高電圧を印加し電子を浮遊
ゲートからソースへトンネル放出することにより行う。
このようなメモリーセルを第３図（ｄ）に示すように
複数個マトリクス状に配列してメモリーセルアレイを構
成する。同一行のメモリーセルの制御ゲートを共通に接
続して複数のワード線58を形成し、同一列のメモリーセ
ルのドレインを共通に接続して複数のビット線59を形成
し、同一列のメモリーセルのソースを共通に接続して複
数のソース線60を形成する。
複数個マトリクス状に配列してメモリーセルアレイを構
成する。同一行のメモリーセルの制御ゲートを共通に接
続して複数のワード線58を形成し、同一列のメモリーセ
ルのドレインを共通に接続して複数のビット線59を形成
し、同一列のメモリーセルのソースを共通に接続して複
数のソース線60を形成する。
ワード線は行選択回路62に接続し、ビット線は列選択
回路61に接続される。
回路61に接続される。
ソース線は共通に接続され、これは切換回路63を介し
てメモリーセルの読出し，書込み時にはグランド電位
に、メモリーセルの消去時には消去制御回路64に接続さ
れる。また、メモリーセルの読出し制御を行なうための
読出し制御回路65、メモリーセルの書込制御を行うため
の書込制御回路66を備えている。読出し制御回路65,書
込み制御回路66,消去制御回路64の出力は行選択回路62,
列選択回路61に接続する。
てメモリーセルの読出し，書込み時にはグランド電位
に、メモリーセルの消去時には消去制御回路64に接続さ
れる。また、メモリーセルの読出し制御を行なうための
読出し制御回路65、メモリーセルの書込制御を行うため
の書込制御回路66を備えている。読出し制御回路65,書
込み制御回路66,消去制御回路64の出力は行選択回路62,
列選択回路61に接続する。
次に、動作を説明する。メモリーセルの書込時には、
ソース線60は切換回路63を介してグランドに接続され書
込み制御回路66を作動して列選択回路61,行選択回路62
により一本のビット線、一本のワード線を高電位にして
一ヶのメモリーセルを書込む。読出し時には書込時同
様、ソース線60はグランドに接続され、読出し制御回路
65を作動して列選択回路61,行選択回路62により一本の
ビット線、一本のワード線を所定の電圧（約5V）に設定
して一ヶのメモリーセルを読出す。メモリーセルの消去
時には、ソース線60は切換回路63を介して消去制御回路
に接続し、消去制御回路64を作動して、ソース線を高電
圧（約15V）に設定し全ワード線をグランド電位に設定
し、全ビット線をオープン状態とし、全メモリーセルの
消去を行う。
ソース線60は切換回路63を介してグランドに接続され書
込み制御回路66を作動して列選択回路61,行選択回路62
により一本のビット線、一本のワード線を高電位にして
一ヶのメモリーセルを書込む。読出し時には書込時同
様、ソース線60はグランドに接続され、読出し制御回路
65を作動して列選択回路61,行選択回路62により一本の
ビット線、一本のワード線を所定の電圧（約5V）に設定
して一ヶのメモリーセルを読出す。メモリーセルの消去
時には、ソース線60は切換回路63を介して消去制御回路
に接続し、消去制御回路64を作動して、ソース線を高電
圧（約15V）に設定し全ワード線をグランド電位に設定
し、全ビット線をオープン状態とし、全メモリーセルの
消去を行う。
前述した従来のflash E2PROMセルアレイにおいて
は、消去時のセルのオーバーイレーズ（過度消去）によ
り、正しいデータが読み出せなくなるという欠点があ
る。これについて、第３図（ｄ）〜（ｆ）を用いて説明
する。
は、消去時のセルのオーバーイレーズ（過度消去）によ
り、正しいデータが読み出せなくなるという欠点があ
る。これについて、第３図（ｄ）〜（ｆ）を用いて説明
する。
第３図（ｅ）はメモリーセルのしきい値と消去時間の
関係を示すグラフである。これより、消去時間が長くな
ると（この場合t0以上になると）初期状態では、例えば
VTM〜5V程度に書込まれていたメモリーセルのしきい値
は負の値となる。すなわち、ゲート接地の状態でもONす
るいわゆるデプレッション状態となる。これがオーバー
イレーズ（過度消去）である。
関係を示すグラフである。これより、消去時間が長くな
ると（この場合t0以上になると）初期状態では、例えば
VTM〜5V程度に書込まれていたメモリーセルのしきい値
は負の値となる。すなわち、ゲート接地の状態でもONす
るいわゆるデプレッション状態となる。これがオーバー
イレーズ（過度消去）である。
ここで、第３図（ｄ）においてメモリーセルＨがオー
バーイレーズされたとする。すると、次に例えばメモリ
ーセルＩにデータを書込みさらにこのデータを読出す場
合を考えると、選択されたセルＩにおいてはドレイン・
ソース間に電流は流れない。しかしながら、非選択のセ
ルＨにおいてドレイン−ソース間に電流が流れるため、
ビット線59にも電流が流れ、OFFビットであるメモリー
セルＩをONビットとして検出してしまう。
バーイレーズされたとする。すると、次に例えばメモリ
ーセルＩにデータを書込みさらにこのデータを読出す場
合を考えると、選択されたセルＩにおいてはドレイン・
ソース間に電流は流れない。しかしながら、非選択のセ
ルＨにおいてドレイン−ソース間に電流が流れるため、
ビット線59にも電流が流れ、OFFビットであるメモリー
セルＩをONビットとして検出してしまう。
上述した誤動作を防ぐには、消去時間ｔを適度に制御
して、セルがオーバーイレーズされないようにすればよ
いけれどもセル間によるばらつき、或いはロット間によ
るばらつきが存在するため、制御は困難である。メモリ
ーセルアレイが高集積化され消去時間の短縮化を計ろう
とすると、なお一層困難となる。
して、セルがオーバーイレーズされないようにすればよ
いけれどもセル間によるばらつき、或いはロット間によ
るばらつきが存在するため、制御は困難である。メモリ
ーセルアレイが高集積化され消去時間の短縮化を計ろう
とすると、なお一層困難となる。
また、各メモリーセルのドレインにエハンスメントト
ランジスタを直列に接続する。或いは、第３図（ｆ）に
示すようにチャンネル領域上の一部を制御ゲートが覆う
ような、いわゆるスプリットゲート型のセルを用いると
いう方法も考えられるが、いずれの方法もメモリーセル
アレイの高集積化を損なうことになる。
ランジスタを直列に接続する。或いは、第３図（ｆ）に
示すようにチャンネル領域上の一部を制御ゲートが覆う
ような、いわゆるスプリットゲート型のセルを用いると
いう方法も考えられるが、いずれの方法もメモリーセル
アレイの高集積化を損なうことになる。
このように、従来の方法では、メモリーセルアレイの
高集積化を損なう事なくオーバーイレーズによる誤動作
を防ぐことは困難であった。
高集積化を損なう事なくオーバーイレーズによる誤動作
を防ぐことは困難であった。
本発明の不揮発性半導体記憶装置は、ビット線と、ソ
ース線と、前記ビット線と前記ソース線との間に接続さ
れ制御ゲートがワード線に接続された不揮発性のメモリ
セルと、前記ビット線と前記ソース線との間に接続され
制御ゲートがワード線に接続された不揮発性のオーバー
イレーズ防止用セルと、前記ソース線に接続され前記ソ
ース線に電流が流れたことを検出して検出信号を出力す
る電流検出回路と、前記メモリセル及び前記オーバーイ
レーズ防止用セルに対する消去動作を制御する消去制御
回路であって、前記消去動作中において前記検出信号の
出力に応答して前記消去動作を停止することによって前
記メモリセルのオーバーイレーズを防止する消去制御回
路とを備え、前記オーバーイレーズ防止用セルは、前記
メモリセルよりも速い消去スピードを有するセルによっ
て構成されていることを特徴とする。
ース線と、前記ビット線と前記ソース線との間に接続さ
れ制御ゲートがワード線に接続された不揮発性のメモリ
セルと、前記ビット線と前記ソース線との間に接続され
制御ゲートがワード線に接続された不揮発性のオーバー
イレーズ防止用セルと、前記ソース線に接続され前記ソ
ース線に電流が流れたことを検出して検出信号を出力す
る電流検出回路と、前記メモリセル及び前記オーバーイ
レーズ防止用セルに対する消去動作を制御する消去制御
回路であって、前記消去動作中において前記検出信号の
出力に応答して前記消去動作を停止することによって前
記メモリセルのオーバーイレーズを防止する消去制御回
路とを備え、前記オーバーイレーズ防止用セルは、前記
メモリセルよりも速い消去スピードを有するセルによっ
て構成されていることを特徴とする。
次に本発明について図面を参照して説明する。
第１図（ａ），（ｂ），（ｃ）は本発明の一実施例を
説明する図である。
説明する図である。
第１図（ａ）に示す様に、メモリーセルアレイの各ビ
ット線1,ソース線２間にメモリーセルと同型の構造を有
し、かつ消去速度の速いオーバーイレーズ防止用セル３
を設ける。オーバーイレーズ防止用セルの制御ゲート
は、共通に接続し、これを行選択回路10に接続する。オ
ーバーイレーズ防止用セルとしては、本実施例では第１
図（ｃ）に示すように、トンネル絶縁膜厚14をメモリー
セルのトンネル絶縁膜厚よりも薄く形成したものを用い
る。例えばメモリーセルのトンネル酸化膜厚1500Å〜20
0Åに対し、80〜130Å程度の酸化膜を形成したものを用
いる。複数のソース線２は共通に接続され、これは切換
回路４によりメモリーセルの読出し時にはグランドに接
続され、メモリーセルの消去時には負荷抵抗素子５を介
して消去制御回路６に接続される。また、第１図（ａ）
の図中Ａ点の電位変化を検出するための回路を設けてお
く。
ット線1,ソース線２間にメモリーセルと同型の構造を有
し、かつ消去速度の速いオーバーイレーズ防止用セル３
を設ける。オーバーイレーズ防止用セルの制御ゲート
は、共通に接続し、これを行選択回路10に接続する。オ
ーバーイレーズ防止用セルとしては、本実施例では第１
図（ｃ）に示すように、トンネル絶縁膜厚14をメモリー
セルのトンネル絶縁膜厚よりも薄く形成したものを用い
る。例えばメモリーセルのトンネル酸化膜厚1500Å〜20
0Åに対し、80〜130Å程度の酸化膜を形成したものを用
いる。複数のソース線２は共通に接続され、これは切換
回路４によりメモリーセルの読出し時にはグランドに接
続され、メモリーセルの消去時には負荷抵抗素子５を介
して消去制御回路６に接続される。また、第１図（ａ）
の図中Ａ点の電位変化を検出するための回路を設けてお
く。
本実施例では、コンパレーター７を用いる。このコン
パレーターは図中Ａ点とＢ点の電位を比較して、Ａ点の
電位がＢ点の電位よりも下がった時、検出信号を消去制
御回路６に出力し、消去動作を止める仕組みになってい
る。
パレーターは図中Ａ点とＢ点の電位を比較して、Ａ点の
電位がＢ点の電位よりも下がった時、検出信号を消去制
御回路６に出力し、消去動作を止める仕組みになってい
る。
次に、メモリーセルアレイの消去時の動作について説
明する。
明する。
まず、消去に先立ち、書込み制御回路を作動させて、
全メモリーセル及び全オーバーイレーズ防止用セルにデ
ータを書き込み、しきい値をほぼ等しく、例えば7V程度
にそろえておく。次に、消去制御回路６を作動させて、
全ビット線1,全ワード線10を接地し、負荷抵抗素子5,切
換回路４を介してソース線２に高電圧、例えば13Vを印
加する。
全メモリーセル及び全オーバーイレーズ防止用セルにデ
ータを書き込み、しきい値をほぼ等しく、例えば7V程度
にそろえておく。次に、消去制御回路６を作動させて、
全ビット線1,全ワード線10を接地し、負荷抵抗素子5,切
換回路４を介してソース線２に高電圧、例えば13Vを印
加する。
第１図（ｂ）はメモリーセル及びオーバーイレーズ防
止用セルの、しきい値と消去時間の関係を示すグラフで
ある。この図からわかるようにオーバーイレーズ防止用
セルの方がメモリーセルよりも消去スピードが速いた
め、先にディプレッション状態、すなわち、しきい値が
0V以下となる。（ゲート電位が0Vでもオンしている状態
となる。）この時メモリーセルは、またエンハンスメン
ト状態であり、例えばそのしきい値は2V程度である。さ
て、オーバーイレーズ防止用セル３がディプレッション
状態となると、ソース線２からビット線１へ電流が流れ
出す。この結果、負荷抵抗素子５に電流が流れるため、
電位降下が生じ、Ａ点の電位はＢ点の電位よりも下が
る。コンパレーター７がこの差を検出すると検出信号を
消去制御回路６に出力し、消去動作を止める。この時、
第１図（ｂ）からわかるようにメモリーセルはまだエン
ハンスメント状態であるからオーバーイレーズは防止さ
れるのである。この後、オーバーイレーズ防止用セル３
に再度書込み、エンハンスメント状態にすれば、従来と
同様の方法でメモリーセルのデータの読出しを行うこと
ができる。
止用セルの、しきい値と消去時間の関係を示すグラフで
ある。この図からわかるようにオーバーイレーズ防止用
セルの方がメモリーセルよりも消去スピードが速いた
め、先にディプレッション状態、すなわち、しきい値が
0V以下となる。（ゲート電位が0Vでもオンしている状態
となる。）この時メモリーセルは、またエンハンスメン
ト状態であり、例えばそのしきい値は2V程度である。さ
て、オーバーイレーズ防止用セル３がディプレッション
状態となると、ソース線２からビット線１へ電流が流れ
出す。この結果、負荷抵抗素子５に電流が流れるため、
電位降下が生じ、Ａ点の電位はＢ点の電位よりも下が
る。コンパレーター７がこの差を検出すると検出信号を
消去制御回路６に出力し、消去動作を止める。この時、
第１図（ｂ）からわかるようにメモリーセルはまだエン
ハンスメント状態であるからオーバーイレーズは防止さ
れるのである。この後、オーバーイレーズ防止用セル３
に再度書込み、エンハンスメント状態にすれば、従来と
同様の方法でメモリーセルのデータの読出しを行うこと
ができる。
第２図は本発明の他の実施例で用いるオーバーイレー
ズ防止用セルを説明する図である。ここではオーバーイ
レーズ防止用セルとして、メモリーセルに比べて浮遊ゲ
ート15−制御ゲート17間の容量を大きくしたものを用い
る。具体的には、浮遊ゲート−制御ゲート間の絶縁膜厚
を薄くする、或いは対向面積を広げることによって実現
される。その他は第一の実施例と同じである。この実施
例では、オーバーイレーズ防止用セルのトンネル絶縁膜
厚を薄くしなくてもよいため、トンネル絶縁膜のピンホ
ールや絶縁破壊等の問題が生じにくく、より信頼性の高
い記憶装置を得ることが可能である。
ズ防止用セルを説明する図である。ここではオーバーイ
レーズ防止用セルとして、メモリーセルに比べて浮遊ゲ
ート15−制御ゲート17間の容量を大きくしたものを用い
る。具体的には、浮遊ゲート−制御ゲート間の絶縁膜厚
を薄くする、或いは対向面積を広げることによって実現
される。その他は第一の実施例と同じである。この実施
例では、オーバーイレーズ防止用セルのトンネル絶縁膜
厚を薄くしなくてもよいため、トンネル絶縁膜のピンホ
ールや絶縁破壊等の問題が生じにくく、より信頼性の高
い記憶装置を得ることが可能である。
以上説明したように、本発明はメモリーセルよりも消
去スピードの速いオーバーイレーズ防止用セルをセル・
アレイ中に設け、メモリーセルアレイの消去動作におい
てこれの接続するソース線の電圧変化を電圧検出回路で
検出し、消去動作制御回路を作動させて消去動作を止め
ることにより、メモリーセルアレイの高集積化を損なう
事なく、メモリーセルのオーバーイレーズを効果的に防
止することができる。
去スピードの速いオーバーイレーズ防止用セルをセル・
アレイ中に設け、メモリーセルアレイの消去動作におい
てこれの接続するソース線の電圧変化を電圧検出回路で
検出し、消去動作制御回路を作動させて消去動作を止め
ることにより、メモリーセルアレイの高集積化を損なう
事なく、メモリーセルのオーバーイレーズを効果的に防
止することができる。
第１図（ａ），（ｃ）は本発明の一実施例を説明する
図、第１図（ｂ）はセルのしきい値と消去時間の関係を
示すグラフ、第２図は本発明の他の実施例を説明する
図、第３図（ａ）〜（ｆ）は従来技術を説明する図であ
る。 1,59……ビット線、2,60……ソース線、３……オーバー
イレーズ防止用セル、4,63……切換え回路、５……負荷
抵抗素子、6,64……消去制御回路、７……，コンパレー
ター、8,66……書込み制御回路、9,58……ワード線、1
0,62……行選択回路、11,61……列選択回路、51……Ｐ
型半導体基板、12,52……ドレイン、13,53……ソース、
14,54……トンネル絶縁膜、15,55……浮遊ゲート、16,5
6……絶縁膜、17,57……制御ゲート。
図、第１図（ｂ）はセルのしきい値と消去時間の関係を
示すグラフ、第２図は本発明の他の実施例を説明する
図、第３図（ａ）〜（ｆ）は従来技術を説明する図であ
る。 1,59……ビット線、2,60……ソース線、３……オーバー
イレーズ防止用セル、4,63……切換え回路、５……負荷
抵抗素子、6,64……消去制御回路、７……，コンパレー
ター、8,66……書込み制御回路、9,58……ワード線、1
0,62……行選択回路、11,61……列選択回路、51……Ｐ
型半導体基板、12,52……ドレイン、13,53……ソース、
14,54……トンネル絶縁膜、15,55……浮遊ゲート、16,5
6……絶縁膜、17,57……制御ゲート。
Claims (6)
- 【請求項１】ビット線と、ソース線と、前記ビット線と
前記ソース線との間に接続され制御ゲートがワード線に
接続された不揮発性のメモリセルと、前記ビット線と前
記ソース線との間に接続され制御ゲートがワード線に接
続された不揮発性のオーバーイレーズ防止用セルと、前
記ソース線に接続され前記ソース線に電流が流れたこと
を検出して検出信号を出力する電流検出回路と、前記メ
モリセル及び前記オーバーイレーズ防止用セルに対する
消去動作を制御する消去制御回路であって、前記消去動
作中において前記検出信号の出力に応答して前記消去動
作を停止することによって前記メモリセルのオーバーイ
レーズを防止する消去制御回路とを備え、前記オーバー
イレーズ防止用セルは、前記メモリセルよりも速い消去
スピードを有するセルによって構成されていることを特
徴とする不揮発性半導体記憶装置。 - 【請求項２】前記オーバーイレーズ防止用セルを構成す
るトンネル絶縁膜の厚さは、前記メモリセルを構成する
トンネル絶縁膜の厚さよりも薄く形成されていることを
特徴とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】前記オーバーイレーズ防止用セルを構成す
る前記浮遊ゲートと前記制御ゲートとの間の容量は、前
記メモリセルを構成する前記浮遊ゲートと前記制御ゲー
トとの間の容量よりも大きく形成されていることを特徴
とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】ビット線と、ソース線と、前記ビット線と
前記ソース線との間に接続され制御ゲートがワード線に
接続された不揮発性のメモリセルと、前記ビット線と前
記ソース線との間に接続され制御ゲートがワード線に接
続された不揮発性のオーバーイレーズ防止用セルと、前
記ソース線に接続され前記ソース線に電流が流れたこと
を検出して検出信号を出力する電流検出回路と、前記メ
モリセル及び前記オーバーイレーズ防止用セルに対する
消去動作を制御する消去制御回路であって、前記消去動
作中において前記検出信号の出力に応答して前記消去動
作を停止することによって前記メモリセルのオーバーイ
レーズを防止する消去制御回路とを備え、前記オーバー
イレーズ防止用セルを構成するトンネル絶縁膜の厚さ
は、前記メモリセルを構成するトンネル絶縁膜の厚さよ
りも薄く形成されていることを特徴とする不揮発性半導
体記憶装置。 - 【請求項５】前記オーバーイレーズ防止用セルを構成す
る前記浮遊ゲートと前記制御ゲートとの間の容量は、前
記メモリセルを構成する前記浮遊ゲートと前記制御ゲー
トとの間の容量よりも大きく形成されていることを特徴
とする請求項４記載の不揮発性半導体記憶装置。 - 【請求項６】ビット線と、ソース線と、前記ビット線と
前記ソース線との間に接続され制御ゲートがワード線に
接続された不揮発性のメモリセルと、前記ビット線と前
記ソース線との間に接続され制御ゲートがワード線に接
続された不揮発性のオーバーイレーズ防止用セルと、前
記ソース線に接続され前記ソース線に電流が流れたこと
を検出して検出信号を出力する電流検出回路と、前記メ
モリセル及び前記オーバーイレーズ防止用セルに対する
消去動作を制御する消去制御回路であって、前記消去動
作中において前記検出信号の出力に応答して前記消去動
作を停止することによって前記メモリセルのオーバーイ
レーズを防止する消去制御回路とを備え、前記オーバー
イレーズ防止用セルを構成する前記浮遊ゲートと前記制
御ゲートとの間の容量は、前記メモリセルを構成する前
記浮遊ゲートと前記制御ゲートとの間の容量よりも大き
く形成されていることを特徴とする不揮発性半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058690A JP3106473B2 (ja) | 1990-01-30 | 1990-01-30 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058690A JP3106473B2 (ja) | 1990-01-30 | 1990-01-30 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03225700A JPH03225700A (ja) | 1991-10-04 |
| JP3106473B2 true JP3106473B2 (ja) | 2000-11-06 |
Family
ID=12031337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2058690A Expired - Fee Related JP3106473B2 (ja) | 1990-01-30 | 1990-01-30 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3106473B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7427644B2 (ja) | 2021-11-30 | 2024-02-05 | 株式会社安川電機 | センサネットワークシステム、センサ電力供給装置、センサ電力供給方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2870260B2 (ja) * | 1991-09-27 | 1999-03-17 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US5237535A (en) * | 1991-10-09 | 1993-08-17 | Intel Corporation | Method of repairing overerased cells in a flash memory |
-
1990
- 1990-01-30 JP JP2058690A patent/JP3106473B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7427644B2 (ja) | 2021-11-30 | 2024-02-05 | 株式会社安川電機 | センサネットワークシステム、センサ電力供給装置、センサ電力供給方法 |
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| JPH03225700A (ja) | 1991-10-04 |
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