JPH0320838B2 - - Google Patents
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- JPH0320838B2 JPH0320838B2 JP8521682A JP8521682A JPH0320838B2 JP H0320838 B2 JPH0320838 B2 JP H0320838B2 JP 8521682 A JP8521682 A JP 8521682A JP 8521682 A JP8521682 A JP 8521682A JP H0320838 B2 JPH0320838 B2 JP H0320838B2
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- memory cell
- floating gate
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- gate
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はデータの電気的書き替えが可能な読
出し専用で不揮発性の半導体記憶装置に関する。
出し専用で不揮発性の半導体記憶装置に関する。
浮遊ゲートと制御ゲートの２つのゲート構造を
有する絶縁ゲート電界効果トランジスタたとえば
MOSFETをメモリセルとして使用している、紫
外線消去形の不揮発性半導体メモリは現在多くの
電子装置で利用されている。
有する絶縁ゲート電界効果トランジスタたとえば
MOSFETをメモリセルとして使用している、紫
外線消去形の不揮発性半導体メモリは現在多くの
電子装置で利用されている。
第１図は上記浮遊ゲートおよび制御ゲートを有
する従来のメモリセルの構成を示す断面図であ
る。図において、たとえばＰ型のシリコン半導体
基板１内にはN+型のソース２およびドレイン３
が形成される。上記ソース２とドレイン３との間
のチヤネル上には浮遊ゲート４が形成され、さら
にこの浮遊ゲート４上には制御ゲート５が形成さ
れる。
する従来のメモリセルの構成を示す断面図であ
る。図において、たとえばＰ型のシリコン半導体
基板１内にはN+型のソース２およびドレイン３
が形成される。上記ソース２とドレイン３との間
のチヤネル上には浮遊ゲート４が形成され、さら
にこの浮遊ゲート４上には制御ゲート５が形成さ
れる。
このような構成のメモリセルにおいてデータを
書込む場合には、制御ゲート５とドレイン３にそ
れぞれ高電圧を印加する。このとき、ドレイン３
の近傍で生じるインパクトイオニゼーシヨン
（impact ionization）で発生した熱電子（hot
electron）が浮遊ゲート４に注入され、この浮遊
ゲート４は負電位に設定されてデータの書込みが
行なわれる。
書込む場合には、制御ゲート５とドレイン３にそ
れぞれ高電圧を印加する。このとき、ドレイン３
の近傍で生じるインパクトイオニゼーシヨン
（impact ionization）で発生した熱電子（hot
electron）が浮遊ゲート４に注入され、この浮遊
ゲート４は負電位に設定されてデータの書込みが
行なわれる。
一方、データの書込みが行なわれたメモリセル
のデータ消去を行なう場合、紫外線が照射され
る。紫外線の照射によつて、浮遊ゲート４に蓄え
られている電子にエネルギーが与えられ、この電
子が制御ゲート５および基板１に排出されて消去
が行なわれる。
のデータ消去を行なう場合、紫外線が照射され
る。紫外線の照射によつて、浮遊ゲート４に蓄え
られている電子にエネルギーが与えられ、この電
子が制御ゲート５および基板１に排出されて消去
が行なわれる。
ところで、上記メモリセルではデータの消去に
時間がかかり、ものによつては約30分程度かかる
という不都合がある。
時間がかかり、ものによつては約30分程度かかる
という不都合がある。
そこで本発明者は以前に、データの消去を短時
間で行なう目的のため、電気的にデータ消去を行
なうことができるメモリセルを開発した。このメ
モリセルは特願昭55−145195号の明細書に詳細に
記載されているものであり、その構成は第２図に
示す断面図の通りである。この第２図に示すメモ
リセルでは、浮遊ゲート４に容量６の一端を結合
し、この容量６の他端にはデータ書込時に高電位
となりまたデータ消去時に低電位となる電圧VA
を印加するようにしたものである。
間で行なう目的のため、電気的にデータ消去を行
なうことができるメモリセルを開発した。このメ
モリセルは特願昭55−145195号の明細書に詳細に
記載されているものであり、その構成は第２図に
示す断面図の通りである。この第２図に示すメモ
リセルでは、浮遊ゲート４に容量６の一端を結合
し、この容量６の他端にはデータ書込時に高電位
となりまたデータ消去時に低電位となる電圧VA
を印加するようにしたものである。
このメモリセルではデータの消去も電気的に行
なうため、短時間で消去できる。しかしながら、
第１図のメモリセルと同様、データ書込み時に
は、チヤネル電流を流しこのときに生じるインパ
クトイオニゼーシヨンで発生する電子を浮遊ゲー
ト４に注入するようにしている。このために、デ
ータ書込み時にメモリセルに多くの電流が流れ、
データプログラム時における消費電流が大きくな
る欠点がある。
なうため、短時間で消去できる。しかしながら、
第１図のメモリセルと同様、データ書込み時に
は、チヤネル電流を流しこのときに生じるインパ
クトイオニゼーシヨンで発生する電子を浮遊ゲー
ト４に注入するようにしている。このために、デ
ータ書込み時にメモリセルに多くの電流が流れ、
データプログラム時における消費電流が大きくな
る欠点がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、データ
の消去を電気的に行なうことができかつデータプ
ログラム時における消費電流も小さくでき、しか
もデータ消去後のメモルセルのしきい値が自由に
設定できる不揮発性で読出し専用の半導体記憶装
置を提供することにある。
たものであり、その目的とするところは、データ
の消去を電気的に行なうことができかつデータプ
ログラム時における消費電流も小さくでき、しか
もデータ消去後のメモルセルのしきい値が自由に
設定できる不揮発性で読出し専用の半導体記憶装
置を提供することにある。
上記目的を達成するためこの発明にあつては、
列線の電位を基準電位と比較し、両電位の大小関
係に応じたデータをメモリセルの消去状態に関係
したデータとして電位比較回路から出力させるこ
とにより、電位比較回路の出力データに基づいて
メモリセルの消去状態を検出し、メモリセルの消
去後のしきい値が所定の値以下となるようにして
いる。
列線の電位を基準電位と比較し、両電位の大小関
係に応じたデータをメモリセルの消去状態に関係
したデータとして電位比較回路から出力させるこ
とにより、電位比較回路の出力データに基づいて
メモリセルの消去状態を検出し、メモリセルの消
去後のしきい値が所定の値以下となるようにして
いる。
以下図面を参照してこの発明の一実施例を説明
する。第３図はこの発明に係る半導体記憶装置の
１つのメモルセルの構成を示し、第３図ａはパタ
ーン平面図で第３図ｂは同図ａのＸ―X′線に沿
つた断面図である。図において１１はたとえばＰ
型のシリコン半導体基板であり、この基板１１内
に所定の間隔を保つて一対のN+型半導体領域か
らなるソース１２およびドレイン１３が形成され
ている。上記ソース１２とドレイン１３とを結ぶ
延長線と交差する方向でかつソース１２、ドレイ
ン１３間のチヤネル上には、絶縁層１４を介し
て、第１層目の多結晶シリコンによつて構成され
る浮遊ゲート１５が形成されている。上記浮遊ゲ
ート１５上には絶縁層１６が堆積形成され、この
絶縁層１６上には第２層目の多結晶シリコンによ
り上記浮遊ゲート１５の延長方向と交差する方向
に延長して構成される制御ゲート（第２の制御ゲ
ート）１７が形成されている。そしてこの制御ゲ
ート１７の一部は上記浮遊ゲート１５と重なり合
つている。さらに上記浮遊ゲート１５および制御
ゲート１７上には異なる絶縁層１８が推積形成さ
れ、この絶縁層１８上には第３層目の多結晶シリ
コンにより上記浮遊ゲート１５の延長方向と同一
方向でしかもこの浮遊ゲート１５と重なるように
他の制御ゲート（第１の制御ゲート）１９が延長
形成されている。
する。第３図はこの発明に係る半導体記憶装置の
１つのメモルセルの構成を示し、第３図ａはパタ
ーン平面図で第３図ｂは同図ａのＸ―X′線に沿
つた断面図である。図において１１はたとえばＰ
型のシリコン半導体基板であり、この基板１１内
に所定の間隔を保つて一対のN+型半導体領域か
らなるソース１２およびドレイン１３が形成され
ている。上記ソース１２とドレイン１３とを結ぶ
延長線と交差する方向でかつソース１２、ドレイ
ン１３間のチヤネル上には、絶縁層１４を介し
て、第１層目の多結晶シリコンによつて構成され
る浮遊ゲート１５が形成されている。上記浮遊ゲ
ート１５上には絶縁層１６が堆積形成され、この
絶縁層１６上には第２層目の多結晶シリコンによ
り上記浮遊ゲート１５の延長方向と交差する方向
に延長して構成される制御ゲート（第２の制御ゲ
ート）１７が形成されている。そしてこの制御ゲ
ート１７の一部は上記浮遊ゲート１５と重なり合
つている。さらに上記浮遊ゲート１５および制御
ゲート１７上には異なる絶縁層１８が推積形成さ
れ、この絶縁層１８上には第３層目の多結晶シリ
コンにより上記浮遊ゲート１５の延長方向と同一
方向でしかもこの浮遊ゲート１５と重なるように
他の制御ゲート（第１の制御ゲート）１９が延長
形成されている。
上記浮遊ゲート１５とソース１２、ドレイン１
３間のチヤネルとの間における上記絶縁層１４の
厚さは300〓程度に設定され、この以外の位置で
の絶縁層１４の厚さは6000〓程度に設定されてい
る。また浮遊ゲート１５と制御ゲート１７との間
における上記絶縁層１６の厚さは400Å程度に設
定され、さらに浮遊ゲート１５と上記とは異なる
制御ゲート１９との間における上記絶縁層１８の
厚さも400Å程度に設定されている。なお、第３
図ｂでは図面を見易くするために、各絶縁層１
４，１６，１８の厚さは実際とは異なる寸法とな
つている。
３間のチヤネルとの間における上記絶縁層１４の
厚さは300〓程度に設定され、この以外の位置で
の絶縁層１４の厚さは6000〓程度に設定されてい
る。また浮遊ゲート１５と制御ゲート１７との間
における上記絶縁層１６の厚さは400Å程度に設
定され、さらに浮遊ゲート１５と上記とは異なる
制御ゲート１９との間における上記絶縁層１８の
厚さも400Å程度に設定されている。なお、第３
図ｂでは図面を見易くするために、各絶縁層１
４，１６，１８の厚さは実際とは異なる寸法とな
つている。
このような構成でなるメモリセルにおいて、各
制御ゲート１９，１７、浮遊ゲート１５、基板１
１の相互間には、第３図ｂ中に示すようにC1〜
C4なる各結合容量が存在している。すなわち、
制御ゲート１９と浮遊ゲート１５との間にはC1
が、浮遊ゲート１５とチヤネルとの間にはC2が、
浮遊ゲート１５とチヤネル以外の位置での基板１
１との間にはC3が、制御ゲート１７と浮遊ゲー
ト１５との間にはC4がそれぞれ存在している。
そしていま制御ゲート１９に電圧VCGを、もう１
つの制御ゲート１７に電圧VAをそれぞれ印加す
る場合、浮遊ゲート１５における電位VFGは次式
で表わされる。
制御ゲート１９，１７、浮遊ゲート１５、基板１
１の相互間には、第３図ｂ中に示すようにC1〜
C4なる各結合容量が存在している。すなわち、
制御ゲート１９と浮遊ゲート１５との間にはC1
が、浮遊ゲート１５とチヤネルとの間にはC2が、
浮遊ゲート１５とチヤネル以外の位置での基板１
１との間にはC3が、制御ゲート１７と浮遊ゲー
ト１５との間にはC4がそれぞれ存在している。
そしていま制御ゲート１９に電圧VCGを、もう１
つの制御ゲート１７に電圧VAをそれぞれ印加す
る場合、浮遊ゲート１５における電位VFGは次式
で表わされる。
VFG＝C1×VCG＋C4×VA／C1＋C2＋C3＋C4 ……(1)
一方、第３図において、チヤネル長Ｌを3μｍ
チヤネル幅Ｗを3μｍにそれぞれ設定し、また制
御ゲート１９と浮遊ゲート１５とが絶縁層１８を
介して重なり合つている部分の平面面積l1×l2が
3μｍ×3μｍ、制御ゲート１７と浮遊ゲート１５
とが絶縁層１６を介して重なり合つている部分の
平面面積l1×l3が3μｍ×8μｍであるとすれば、上
記(1)式で表わされるVFGは次のように書き改める
ことができる。
チヤネル幅Ｗを3μｍにそれぞれ設定し、また制
御ゲート１９と浮遊ゲート１５とが絶縁層１８を
介して重なり合つている部分の平面面積l1×l2が
3μｍ×3μｍ、制御ゲート１７と浮遊ゲート１５
とが絶縁層１６を介して重なり合つている部分の
平面面積l1×l3が3μｍ×8μｍであるとすれば、上
記(1)式で表わされるVFGは次のように書き改める
ことができる。
VFG＝
３×３／400×VCG＋３×８／400×VA／３×３／400＋３
×３／300＋３×４×２／400＋３×８／400
……(2) 上記(2)式において右辺の分母の３×４×２／6000 （これはC3に相当している）は他のものに比較し
て十分に小さいため、これを省略してVFGを求め
ると次の(3)式が得られる。
３×３／400×VCG＋３×８／400×VA／３×３／400＋３
×３／300＋３×４×２／400＋３×８／400
……(2) 上記(2)式において右辺の分母の３×４×２／6000 （これはC3に相当している）は他のものに比較し
て十分に小さいため、これを省略してVFGを求め
ると次の(3)式が得られる。
VFG＝３×３／400×VCG＋３×８／400×VA／３×３／40
0＋３×３／300＋３×８／400 ＝3VCG＋8VA／15 ……(3) このようなメモルセルにおいてデータを書込む
場合には、制御ゲート１９に印加する電圧VCGと
して＋20Vを、もう１つの制御ゲート１７に印加
する電圧VAとして＋30Vをそれぞれ与える。こ
のとき、上記(3)式により浮遊ゲート１５の電位
VFGは20Vとなる。そして浮遊ゲート１５とチヤ
ネルとの間における絶縁層１４の厚さが300Åで
あるため、この部分における電界強度は 20／300×10-8≒6.7×106V／cmとなる。
0＋３×３／300＋３×８／400 ＝3VCG＋8VA／15 ……(3) このようなメモルセルにおいてデータを書込む
場合には、制御ゲート１９に印加する電圧VCGと
して＋20Vを、もう１つの制御ゲート１７に印加
する電圧VAとして＋30Vをそれぞれ与える。こ
のとき、上記(3)式により浮遊ゲート１５の電位
VFGは20Vとなる。そして浮遊ゲート１５とチヤ
ネルとの間における絶縁層１４の厚さが300Åで
あるため、この部分における電界強度は 20／300×10-8≒6.7×106V／cmとなる。
第４図は電界強度Ｅ（×106V／cm）に対するト
ンネル電流logの変化を示す特性図である。第
４図からわかるように上記6.7×106V／cmの電界
強度はフアウラノルドハイムトンネリングに十分
な電界となる。一方、このとき、制御ゲート１７
および、浮遊ゲート１５相互間の電界強度は、
30−20／400×10-8＝2.5×106V／cm（ただし絶縁層１６ の厚さは一様に400Åに設定されているものとす
る）。上記制御ゲート１７、浮遊ゲート１５間の
電界強度よりも浮遊ゲート１５とチヤネルとの間
の電界強度がはるかに大きなものとなるため、チ
ヤネルから浮遊ゲート１５に電子が注入されてデ
ータの書き込みが行なわれる。
ンネル電流logの変化を示す特性図である。第
４図からわかるように上記6.7×106V／cmの電界
強度はフアウラノルドハイムトンネリングに十分
な電界となる。一方、このとき、制御ゲート１７
および、浮遊ゲート１５相互間の電界強度は、
30−20／400×10-8＝2.5×106V／cm（ただし絶縁層１６ の厚さは一様に400Åに設定されているものとす
る）。上記制御ゲート１７、浮遊ゲート１５間の
電界強度よりも浮遊ゲート１５とチヤネルとの間
の電界強度がはるかに大きなものとなるため、チ
ヤネルから浮遊ゲート１５に電子が注入されてデ
ータの書き込みが行なわれる。
データ消去を行なう場合には、VCGを＋30Vに、
VAを0Vにそれぞれ設定する。このとき、前記(3)
式により浮遊ゲート１５の電位VFGは6Vになり、
さらに浮遊ゲート１５とチヤネルとの間の電界強
度は６／300×10-8＝２×106V／cmとなる。一方、 浮遊ゲート１５と制御ゲート１９との間の電界強
度は30−６／400×10-8＝６×106V／cmとなる。一般に 多結晶シリコン層の絶縁層はシリコン基板上の絶
縁層よりも、多結晶シリコン層の形状の関係から
より小さな電界でトンネル電流がおこることが知
られている。したがつて、この場合に浮遊ゲート
１５に蓄えられていた電子が制御ゲート１９から
排出され、この結果、データの消去が行なわれ
る。
VAを0Vにそれぞれ設定する。このとき、前記(3)
式により浮遊ゲート１５の電位VFGは6Vになり、
さらに浮遊ゲート１５とチヤネルとの間の電界強
度は６／300×10-8＝２×106V／cmとなる。一方、 浮遊ゲート１５と制御ゲート１９との間の電界強
度は30−６／400×10-8＝６×106V／cmとなる。一般に 多結晶シリコン層の絶縁層はシリコン基板上の絶
縁層よりも、多結晶シリコン層の形状の関係から
より小さな電界でトンネル電流がおこることが知
られている。したがつて、この場合に浮遊ゲート
１５に蓄えられていた電子が制御ゲート１９から
排出され、この結果、データの消去が行なわれ
る。
このように上記実施例では、データの書込みを
行なう場合、従来のようにメモリセルに電流を流
してインパクトイオニゼーシヨンを生じせしめる
のではなく、フアウラーノルドハイムトンネル効
果によつて基板（チヤネル）から浮遊ゲート１５
に電子を注入するようにしているので、プログラ
ム時の消費電流を低減することができる。また、
データの消去を行なう場合にもトンネル効果によ
り電気的に短時間で行なうことができる。
行なう場合、従来のようにメモリセルに電流を流
してインパクトイオニゼーシヨンを生じせしめる
のではなく、フアウラーノルドハイムトンネル効
果によつて基板（チヤネル）から浮遊ゲート１５
に電子を注入するようにしているので、プログラ
ム時の消費電流を低減することができる。また、
データの消去を行なう場合にもトンネル効果によ
り電気的に短時間で行なうことができる。
第５図は第３図に示すメモリセルを多数使用し
てメモリを構成する場合の回路図である。
てメモリを構成する場合の回路図である。
図において２１，２１…は行方向および列方向
にマトリクス状に配設されたメモリセルである。
行方向に配列されている各行の、複数のメモリセ
ル２１の各制御ゲート１９どおしが共通接続さ
れ、共通接続された各行の制御ゲート１９は行デ
コーダ２２からのデコード出力が供給される各行
線２３に接続されている。また列方向に配列され
ている各列の、複数のメモリセル２１の各制御ゲ
ート１７どおしおよび各ドレイン１３どおしがそ
れぞれ共通接続され、共通接続された各列のドレ
イン１３は各列線２４に、共通接続された各列の
制御ゲート１７は各制御線２５にそれぞれ接続さ
れている。またすべてのメモリセル２１のソース
１２は接地電位点（＝0V）に接続されている。
にマトリクス状に配設されたメモリセルである。
行方向に配列されている各行の、複数のメモリセ
ル２１の各制御ゲート１９どおしが共通接続さ
れ、共通接続された各行の制御ゲート１９は行デ
コーダ２２からのデコード出力が供給される各行
線２３に接続されている。また列方向に配列され
ている各列の、複数のメモリセル２１の各制御ゲ
ート１７どおしおよび各ドレイン１３どおしがそ
れぞれ共通接続され、共通接続された各列のドレ
イン１３は各列線２４に、共通接続された各列の
制御ゲート１７は各制御線２５にそれぞれ接続さ
れている。またすべてのメモリセル２１のソース
１２は接地電位点（＝0V）に接続されている。
このようなメモリセルにおいて、データ書込み
時およびデータ消去時に非選択なメモリセルに対
する影響について考えてみる。まず、データ書込
み時、行線２３すなわち制御ゲート１９の電圧
VCGが＋20V、制御線２５すなわちもう１つの制
御ゲート１７の電圧VAが＋30Vに設定されるこ
によつて選択されるメモリセル２１にはデータが
書込まれる。一方、このときに非選択な行線２３
および制御線２５は共に＋10Vに設定される。し
たがつて、非選択なメモリセル２１の制御ゲート
１９の電圧VCGおよび制御ゲート１７の電圧VAは
次の３通りの値の組合せとなる。
時およびデータ消去時に非選択なメモリセルに対
する影響について考えてみる。まず、データ書込
み時、行線２３すなわち制御ゲート１９の電圧
VCGが＋20V、制御線２５すなわちもう１つの制
御ゲート１７の電圧VAが＋30Vに設定されるこ
によつて選択されるメモリセル２１にはデータが
書込まれる。一方、このときに非選択な行線２３
および制御線２５は共に＋10Vに設定される。し
たがつて、非選択なメモリセル２１の制御ゲート
１９の電圧VCGおよび制御ゲート１７の電圧VAは
次の３通りの値の組合せとなる。
VA＝＋10V、VCG＝＋10V
VA＝＋30V、VCG＝＋10V
VA＝＋10V、VCG＝＋20V
このうちの場合、浮遊ゲート１５の電位VFG
は前記(3)式より7.3Vとなる。この電位による浮
遊ゲート１５とチヤネル間および浮遊ゲート１５
と制御ゲート１７または１９との間の電界強度は
それぞれ2.4×106V／cm、0.7×106V／cmとなり、
トンネル電流は流れない。
は前記(3)式より7.3Vとなる。この電位による浮
遊ゲート１５とチヤネル間および浮遊ゲート１５
と制御ゲート１７または１９との間の電界強度は
それぞれ2.4×106V／cm、0.7×106V／cmとなり、
トンネル電流は流れない。
上記の場合、浮遊ゲート１５の電位VFGは
18Vとなる。このとき、浮遊ゲート１５とチヤネ
ルとの間の電界強度は６×106V／cmとなるが、
この間の絶縁層１４はシリコン基板上のものであ
るため、この電界ではトンネル電流は流れない。
18Vとなる。このとき、浮遊ゲート１５とチヤネ
ルとの間の電界強度は６×106V／cmとなるが、
この間の絶縁層１４はシリコン基板上のものであ
るため、この電界ではトンネル電流は流れない。
また、浮遊ゲート１５と制御ゲート１７との間
の電界強度は３×106V／cmとなり、この間でも
トンネル電流は流れない。
の電界強度は３×106V／cmとなり、この間でも
トンネル電流は流れない。
上記の場合、浮遊ゲート１５の電位VFGは
9.3Vになる。このとき、浮遊ゲート１５とチヤ
ネルとの間の電界強度は3.1×106V／cmであり、
また浮遊ゲート１５と制御ゲート１９との間の電
界強度は2.7×106V／cmとなり、いずれの間でも
トンネル電流は流れない。
9.3Vになる。このとき、浮遊ゲート１５とチヤ
ネルとの間の電界強度は3.1×106V／cmであり、
また浮遊ゲート１５と制御ゲート１９との間の電
界強度は2.7×106V／cmとなり、いずれの間でも
トンネル電流は流れない。
このようにデータ書込みの場合に、非選択のメ
モリセル２１ではトンネル電流が流れないので、
非選択のメモリセル２１に対する影響はない。
モリセル２１ではトンネル電流が流れないので、
非選択のメモリセル２１に対する影響はない。
データ消去時、非選択な行線２３の電圧VCGは
0Vに、制御線２５の電圧VAは＋20Vにそれぞれ
設定される。そしてこの場合も上記データ書込み
時と同様に、非選択なメモリセル２１の制御ゲー
ト１９の電圧VCGおよび制御ゲート１７の電圧VA
は次の３通りの値の組合せとなる。
0Vに、制御線２５の電圧VAは＋20Vにそれぞれ
設定される。そしてこの場合も上記データ書込み
時と同様に、非選択なメモリセル２１の制御ゲー
ト１９の電圧VCGおよび制御ゲート１７の電圧VA
は次の３通りの値の組合せとなる。
VCG＝0V、VA＝＋20V
VCG＝＋30V、VA＝＋20V
VCG＝0V、VA＝0V
このうちの場合、電界強度は０となるために
問題とならない。そしての場合、浮遊ゲート１
５の電位VFGは11Vとなり、このときの浮遊ゲー
ト１５とチヤネルとの間の電界強度は3.4×
106V／cm、浮遊ゲート１５と制御ゲート１９と
の間の電界強度は2.9×106V／cmとなり、いずれ
の間でもトンネル電流は流れない。
問題とならない。そしての場合、浮遊ゲート１
５の電位VFGは11Vとなり、このときの浮遊ゲー
ト１５とチヤネルとの間の電界強度は3.4×
106V／cm、浮遊ゲート１５と制御ゲート１９と
の間の電界強度は2.9×106V／cmとなり、いずれ
の間でもトンネル電流は流れない。
またの場合、電位VFGは16.7Vとなり、浮遊
ゲート１５とチヤネルとの間の電界強度は5.6×
106V／cm、浮遊ゲート１５と制御ゲート１９と
の間の電界強度は3.3×106V／cmとなり、この場
合にもトンネル電流は流れない。したがつて、デ
ータ消去の場合にも非選択のメモリセル２１に対
する影響はない。
ゲート１５とチヤネルとの間の電界強度は5.6×
106V／cm、浮遊ゲート１５と制御ゲート１９と
の間の電界強度は3.3×106V／cmとなり、この場
合にもトンネル電流は流れない。したがつて、デ
ータ消去の場合にも非選択のメモリセル２１に対
する影響はない。
ところで、第５図に示すメモリにおいて特定の
メモリセルのデータを消去し過ぎると、すなわち
浮遊ゲート１５から電子を排出し過ぎると、浮遊
ゲート１５に正電荷が蓄積されてこのメモリセル
２１のしきい値が負に反転してしまう。するとこ
のメモルセル２１は制御ゲート１９の電位が0V
でもオンしてしまう状態が発生し、正確なデータ
が読み取れなくなつてしまう。
メモリセルのデータを消去し過ぎると、すなわち
浮遊ゲート１５から電子を排出し過ぎると、浮遊
ゲート１５に正電荷が蓄積されてこのメモリセル
２１のしきい値が負に反転してしまう。するとこ
のメモルセル２１は制御ゲート１９の電位が0V
でもオンしてしまう状態が発生し、正確なデータ
が読み取れなくなつてしまう。
このため、データの消去のし過ぎを防止するの
に、第６図に示すような回路が第５図のメモリセ
ルに付加される。すなわち、第６図において、２
１は１つのメモリセルであり、このメモリセル２
１のドレイン１３が接続されている列線２４には
負荷回路３１が結合されている。そして上記列線
２４の電位は電位比較回路３２に供給される。こ
の電位比較回路３２には、上記負荷回路３１と等
価な構成のもう１つの負荷回路３３と所定のゲー
トバイアスVBが与えられているMOSFET３４と
の接続点の電位が供給される。そして電位比較回
路３２は供給される２つの電位の大小関係に応じ
て前記制御線２５に供給するための電圧VAの値
を制御する。
に、第６図に示すような回路が第５図のメモリセ
ルに付加される。すなわち、第６図において、２
１は１つのメモリセルであり、このメモリセル２
１のドレイン１３が接続されている列線２４には
負荷回路３１が結合されている。そして上記列線
２４の電位は電位比較回路３２に供給される。こ
の電位比較回路３２には、上記負荷回路３１と等
価な構成のもう１つの負荷回路３３と所定のゲー
トバイアスVBが与えられているMOSFET３４と
の接続点の電位が供給される。そして電位比較回
路３２は供給される２つの電位の大小関係に応じ
て前記制御線２５に供給するための電圧VAの値
を制御する。
すなわち、メモルセル２１においてデータの消
去し過ぎの状態が発生すれば列線２４の電位が低
下するため、電位比較回路３２において列線電位
を基準電位と比較し、基準電位よりも低下すれば
消去のし過ぎであるとして電圧VAを0Vから＋
20Vに上昇させるようにしている。また消去のし
過ぎであるか否かを検出するための基準電位は次
のようにして規定されている。すなわち、VCG＝
＋30V、VA＝0Vのとき、中性状態となる浮遊ゲ
ート１５の電位VFGは前記(3)式より6Vであること
がわかる。つまりVFGが6Vの時が浮遊ゲート１５
の元々の状態である。したがつて、第６図中の
MOSFET３４のゲートバイアスVBを6Vに設定
して、メモリセル２１の浮遊ゲート１５が中性状
態となるときの列線２４における電位を基準電位
として電位比較回路３２に供給している。
去し過ぎの状態が発生すれば列線２４の電位が低
下するため、電位比較回路３２において列線電位
を基準電位と比較し、基準電位よりも低下すれば
消去のし過ぎであるとして電圧VAを0Vから＋
20Vに上昇させるようにしている。また消去のし
過ぎであるか否かを検出するための基準電位は次
のようにして規定されている。すなわち、VCG＝
＋30V、VA＝0Vのとき、中性状態となる浮遊ゲ
ート１５の電位VFGは前記(3)式より6Vであること
がわかる。つまりVFGが6Vの時が浮遊ゲート１５
の元々の状態である。したがつて、第６図中の
MOSFET３４のゲートバイアスVBを6Vに設定
して、メモリセル２１の浮遊ゲート１５が中性状
態となるときの列線２４における電位を基準電位
として電位比較回路３２に供給している。
第５図のメモリにおいてデータを読み出す場合
には、各１つの行線２３および列線２４がそれぞ
れ高電位に設定される。このとき、浮遊ゲート１
５に電子が注入されていないメモリセル２１はし
きい値が低くなつているのでオンし、この後、列
線２４は放電される。一方、予め浮遊ゲート１５
に電子が注入されているメモルセル２１ではその
しきい値が高くなつているのでオン状態とはなら
ず、列線２４は放電されない。そしてこの列線２
４の電位がセンスアンプによつて検出され、１レ
ベルあるいは０レベルのデータが出力される。
には、各１つの行線２３および列線２４がそれぞ
れ高電位に設定される。このとき、浮遊ゲート１
５に電子が注入されていないメモリセル２１はし
きい値が低くなつているのでオンし、この後、列
線２４は放電される。一方、予め浮遊ゲート１５
に電子が注入されているメモルセル２１ではその
しきい値が高くなつているのでオン状態とはなら
ず、列線２４は放電されない。そしてこの列線２
４の電位がセンスアンプによつて検出され、１レ
ベルあるいは０レベルのデータが出力される。
上記データを読み出す場合、列線２４における
放電速度はできるだけ速い方が好ましい。このた
め、選択されたメモリセル２１の浮遊ゲート１５
の電位はできるだけ高い方が良い。データ読み出
し時にVAを＋2Vに設定すると、一般に選択時の
VCGは＋5Vに設定されるため、選択されたメモリ
セル２１の浮遊ゲート１５の電位VFGは2Vにな
る。
放電速度はできるだけ速い方が好ましい。このた
め、選択されたメモリセル２１の浮遊ゲート１５
の電位はできるだけ高い方が良い。データ読み出
し時にVAを＋2Vに設定すると、一般に選択時の
VCGは＋5Vに設定されるため、選択されたメモリ
セル２１の浮遊ゲート１５の電位VFGは2Vにな
る。
一方、非選択なメモリセル２１における浮遊ゲ
ート１５の電位VFGは1V程度であるため、メモリ
セル２１のしきい値は1Vから2Vの間の値に、た
とえば1.3V程度に設定すればよい。
ート１５の電位VFGは1V程度であるため、メモリ
セル２１のしきい値は1Vから2Vの間の値に、た
とえば1.3V程度に設定すればよい。
以上説明したようにこの発明によれば、データ
書込み時に基本と浮遊ゲートとの間の電界を高
め、これによりフアウラーノルドハイムトンネル
効果によつて基本から浮遊ゲートに電子を注入す
るようにしたので、データプログラム時における
消費電力が小さくでき、またデータの消去も電気
的に行なうことができ、しかもデータ消去後のメ
モリセルのしきい値が自由に設定できる不揮発性
で読出し専用の半導体記憶装置を提供することが
できる。
書込み時に基本と浮遊ゲートとの間の電界を高
め、これによりフアウラーノルドハイムトンネル
効果によつて基本から浮遊ゲートに電子を注入す
るようにしたので、データプログラム時における
消費電力が小さくでき、またデータの消去も電気
的に行なうことができ、しかもデータ消去後のメ
モリセルのしきい値が自由に設定できる不揮発性
で読出し専用の半導体記憶装置を提供することが
できる。
第１図は従来のメモリセルの構成を示す断面
図、第２図は電気的にデータの消去が行なえるメ
モリセルの断面図、第３図はこの発明の半導体記
憶装置の１つのメモリセルの構成を示し、第３図
ａはパターン平面図、第３図ｂは同図ａのＸ−
X′線に沿つた断面図、第４図はこの発明を説明
するための特性図、第５図は第３図に示すメモリ
セルを使用したメモリの回路図、第６図は上記第
５図に示すメモリに付加して使用される回路の回
路図である。 １１……Ｐ型のシリコン半導体基板、１２……
ソース、１３……ドレイン、１４，１６，１８…
…絶縁層、１５……浮遊ゲート、１７……制御ゲ
ート（第２の制御ゲート）、１９……制御ゲート
（第１の制御ゲート）、２１……メモリセル、２２
……行デコーダ、２３……行線、２４……列線、
２５……制御線、３１，３３……負荷回路、３２
……電位比較回路、３４……MOSFET。
図、第２図は電気的にデータの消去が行なえるメ
モリセルの断面図、第３図はこの発明の半導体記
憶装置の１つのメモリセルの構成を示し、第３図
ａはパターン平面図、第３図ｂは同図ａのＸ−
X′線に沿つた断面図、第４図はこの発明を説明
するための特性図、第５図は第３図に示すメモリ
セルを使用したメモリの回路図、第６図は上記第
５図に示すメモリに付加して使用される回路の回
路図である。 １１……Ｐ型のシリコン半導体基板、１２……
ソース、１３……ドレイン、１４，１６，１８…
…絶縁層、１５……浮遊ゲート、１７……制御ゲ
ート（第２の制御ゲート）、１９……制御ゲート
（第１の制御ゲート）、２１……メモリセル、２２
……行デコーダ、２３……行線、２４……列線、
２５……制御線、３１，３３……負荷回路、３２
……電位比較回路、３４……MOSFET。
Claims (1)
- 【特許請求の範囲】 １ 浮遊ゲートを備え、この浮遊ゲートに電子を
蓄積することにより不揮発的にデータを記憶する
メモリセルと、 このメモリセルに接続される列線と、 この列線に接続される第１の負荷回路と、 ゲートに所定のバイアスが印加される第１のト
ランジスタ及びこの第１のトランジスタに直列接
続され上記第１の負荷回路と等価な構成の第２の
負荷回路とからなり、第１のトランジスタと第２
の負荷回路との直列接続点から基準電位が出力さ
れる基準電位発生手段と、 上記列線の電位を上記基準電位と比較し、両電
位の大小関係に応じたデータを上記メモリセルの
消去状態に関係したデータとして出力する電位比
較回路とを具備し、 上記電位比較回路の出力データに基づいて上記
メモリセルの消去状態を検出し、上記メモリセル
の消去後のしきい値が所定の値以下となるように
したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085216A JPS58203697A (ja) | 1982-05-20 | 1982-05-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085216A JPS58203697A (ja) | 1982-05-20 | 1982-05-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58203697A JPS58203697A (ja) | 1983-11-28 |
| JPH0320838B2 true JPH0320838B2 (ja) | 1991-03-20 |
Family
ID=13852372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57085216A Granted JPS58203697A (ja) | 1982-05-20 | 1982-05-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58203697A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117498A (ja) * | 1983-11-30 | 1985-06-24 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| US4924437A (en) * | 1987-12-09 | 1990-05-08 | Texas Instruments Incorporated | Erasable programmable memory including buried diffusion source/drain lines and erase lines |
| JP2723247B2 (ja) * | 1988-03-25 | 1998-03-09 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236475A (en) * | 1975-09-17 | 1977-03-19 | Sanyo Electric Co Ltd | Non-volatile semiconductor memory |
| JPS5587387A (en) * | 1978-12-25 | 1980-07-02 | Toshiba Corp | Prom eraser |
| JPS5759387A (en) * | 1980-09-26 | 1982-04-09 | Toshiba Corp | Semiconductor storage device |
-
1982
- 1982-05-20 JP JP57085216A patent/JPS58203697A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236475A (en) * | 1975-09-17 | 1977-03-19 | Sanyo Electric Co Ltd | Non-volatile semiconductor memory |
| JPS5587387A (en) * | 1978-12-25 | 1980-07-02 | Toshiba Corp | Prom eraser |
| JPS5759387A (en) * | 1980-09-26 | 1982-04-09 | Toshiba Corp | Semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58203697A (ja) | 1983-11-28 |
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