JP2638916B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

Info

Publication number
JP2638916B2
JP2638916B2 JP10181088A JP10181088A JP2638916B2 JP 2638916 B2 JP2638916 B2 JP 2638916B2 JP 10181088 A JP10181088 A JP 10181088A JP 10181088 A JP10181088 A JP 10181088A JP 2638916 B2 JP2638916 B2 JP 2638916B2
Authority
JP
Japan
Prior art keywords
voltage
column line
data
effect transistor
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP10181088A
Other languages
English (en)
Other versions
JPH01273357A (ja
Inventor
直孝 住廣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP10181088A priority Critical patent/JP2638916B2/ja
Publication of JPH01273357A publication Critical patent/JPH01273357A/ja
Application granted granted Critical
Publication of JP2638916B2 publication Critical patent/JP2638916B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は不揮発性半導体記憶装置に関し、特に電気的
に消去、書換え可能な読み出し専用メモリ(以下EEPROM
という)に関する。
[従来の技術] EEPROMにはその用途に応じて様々な構造、動作原理の
ものがあるが、その中で最も大規模集積化に適するもの
に、いわゆるFLASH EEPROMがある(例えばISSCC 1987WP
M7.4)。第4図にこのFLASH EEPROMのメモリトランジス
タの断面構造図を示す。1はP型の半導体基板、2はn
形のドレイン、3はソース、4は厚さ の薄い第1のゲート酸化膜、5は浮遊ゲート、6は第2
のゲート酸化膜、7は制御ゲートである。書き込みは制
御ゲート7に約20Vの電圧を印加し、ドレイン2に約10V
の電圧を印加し半導体基板1及びソース3を接地するこ
とによりドレイン近傍で発生したホットエレクトロンを
浮遊ゲート5に注入し結果として負の電荷を蓄積する。
消去は制御ゲート7とソース3と半導体基板1を接地し
ドレイン2に約19Vの電圧を印加し、Fowler−Nordheim
トンネリングで浮遊ゲート5からドレイン2へエレクト
ロンを放出し結果として正の電荷を蓄積する。
このメモリトランジスタで不揮発性半導体装置を構成
する場合の回路図を第5図に示す。Q2は書き込み制御信
号PGM(オーバーバー)とデータ信号を入力とするNOR回
路NOR1の出力をゲート入力とするMIS電解効果トランジ
スタ、Q3は消去時高レベル信号となる消去制御信号EC
(オーバーバー)をゲート入力とするMIS電解効果トラ
ンジスタ、M1,M2,・・・Mnはメモリトランジスタでドレ
インは列線Yに接続されソースはソース線に接続され制
御ゲートは行線X1,X2,・・・Xnに接続されている。
[発明が解決しようとする問題点] 上述した従来の不揮発性半導体装置には以下に述べる
重大な欠点がある。第6図で曲線A、B、Cはメモリト
ランジスタのI−V曲線で、Aは書き込み開始時点、
B、Cは書き込みが進行しメモリトランジスタの浮遊ゲ
ートにエレクトロンが注入されてオン電流が減少した時
点でのI−V曲線を示す。曲線Lは負荷曲線を示しVA,V
B,VCはそれぞれの時点での列線電位を表す。VEは消去動
作時の列線電位、VEiは消去可能な列線の最低電位を示
す。VBD1,VBD2は書き込まれたメモリトランジスタのド
レイン−半導体基板間降伏(アバランシェブレークダウ
ン)電圧を示す。書き込み動作時列線電位は書き込みの
進行にともないVAからVBを経てVCへと上昇していく。こ
の時列線電位が消去可能な列線の最低電位VEiを越えて
しまうと同じ列線に接続されている他のメモリトランジ
スタでは消去が開始されてしまう。第5図において例え
ばメモリトランジスタM1を書き込むとき、書き込みが進
行して列線電位がVEiを越えるとメモリトランジスタM2
・・・Mnでは消去が開始され書き込みマージンの減少や
誤消去が生じてしまう。
次に消去動作時の問題を述べる。書き込まれたメモリ
トランジスタのドレイン−半導体基板間降伏電圧は浮遊
ゲートに注入されたエレクトロンの負電荷により低下す
る。したがってメモリトランジスタの書き込みレベルに
より変動する。第6図においてドレイン−半導体基板間
降伏電圧がVBD1の場合消去時列線電位VEより高いためド
レイン−半導体基板間でアバランシェブレークダウンを
生じることなく消去が進行するがドレイン−半導体基板
間降伏電圧がVBD2の場合VEより低いためアバランシェブ
レークダウンを生じてしまう。アバランシェブレークダ
ウンはドレイン近傍のゲート酸化膜へダメージを与え、
書き込み特性の劣化、読み出し特性の劣化、消去特性の
劣化及び書換え可能回数の減少を引き起こす。
上述した書き込み時および消去時の問題に対し、製造
バラツキなどを考慮して適性化することは非常に困難で
あった。
[発明の従来技術に対する相違点] 本発明の不揮発性半導体記憶装置は、各々がメモリ機
能を有する複数の電解効果トランジスタであって、各々
のドレイン電極は共通の列線に接続され各々のソース電
極は共通のソース線に接続され各々のゲート電極が互い
に異なる行線にそれぞれ接続された複数の電解効果トラ
ンジスタと、データ書き込み時に選択された前記電解効
果トランジスタにデータを書き込むための電圧を前記列
線を介して供給する第1の手段と、データ消去時に選択
された前記電解効果トランジスタにデータを消去するた
めの電圧を前記列線を介して供給する第2の手段とを備
える不揮発性記憶装置において、前記データ書き込み時
にオン隣前記データ消去時にオフとなるスイッチと電圧
クランプ素子を有する第1のクランプ回路であって、前
記データ書き込み時に前記列線を前記電解効果トランジ
スタ内のデータを消去可能な最低電圧よりも低い電圧に
前記クランプ素子によって保持する第1のクランプ回路
と、前記列線に接続され前記データ消去時に前記列線の
電圧を前記電解効果トランジスタが形成されている基板
と前記ドレイン電極との間のブレークダウン電圧よりも
低い電圧に保持する第2のクランプ回路とを備えること
を特徴としている。
[問題点を解決するための手段] 本発明はドレイン電極が列線に接続されソース電極が
ソース線に接続されゲート電極が行線に接続された浮遊
ゲートを有する第1電界効果トランジスタ(メモリトラ
ンジスタ)と、ドレイン電極が第1電源に接続されソー
ス電極が第1接続点において列線に接続され書き込み制
御信号をゲート入力とする第2電解効果トランジスタ
と、ドレイン電極が第2電源に接続されソース電極が第
1接続点に接続され消去制御信号をゲート入力とする第
3電界効果トランジスタと、第1電圧リミッターと、ド
レイン電極が第1接続点に接続されソース電極が第1電
圧リミッターに接続され消去制御進行をゲート入力とす
る第4電界効果トランジスタと、第1接続点に接続され
た第2電圧リミッターとを含んで構成される。
[実施例] 次に本発明について図面を参照して説明する。
第1図は本発明の第1実施例の回路図である。VPP1は
書き込み電源、Q2は書き込み制御信号とデータ信号を入
力とするNOR回路NOR1の出力をゲート入力とするMIS電界
効果トランジスタ、VPP2は消去電源、Q3は消去制御信号
EC(オーバーバー)をゲート入力とするMIS電界効果ト
ランジスタ、Jは第1の接続点、D1は第1のダイオー
ド、D2は第2のダイオード、ECは消去制御信号でEC(オ
ーバーバー)の反転信号、Q4はECをゲート入力とするMI
S電界効果トランジスタ、Yは列線、M1,M2・・・Mnはメ
モリトランジスタ、Sはソース線、X1,X2・・・Xnは行
線である。
第1のダイオードD1はVL1〜約16Vの電圧リミッター
で、第2のダイオードD2はVL2〜約12Vの電圧リミッター
である。書き込み動作時MIS電界効果トランジスタQ2は
オンして、書き込み電源VPP1を列線Yに伝えるが、消去
制御信号ECが高レベルであるためMIS電界効果トランジ
スタQ4がオンして列線電位は第2のダイオードD2により
VL2でクランプされる。次に消去動作時消去制御信号EC
(オーバーバー)が高レベルになりMIS電界効果トラン
ジスタQ3がオンして消去電源VPP2を列線に伝えるが列線
電位は第1のダイオードD1によりVL1でクランプされ
る。この時消去制御信号ECは低レベルであるからMIS電
界効果トランジスタQ4はオフするため第2のダイオード
D2は電圧リミッターとして作動しない。
次に第2図に従って説明する。曲線A,Cはメモリトラ
ンジスタのI−V曲線でAは書込開始時点を示し、Cは
書き込みが進行した時点でのI−V曲線を示す。Lは負
荷曲線である。書き込みが開始すると列線電位はVAから
上昇していくが第2のダイオードD2によりVL2〜約12Vで
クランプされそれ以上上がらない。VL2は消去可能な列
線の最低電位VEi〜約14Vより低いため書込レベルの低下
や誤消去の問題は一切生じない。消去動作時列線電位は
第1のダイオードD1によりVL1〜約16Vでクランプされ
る。VL1はメモリトランジスタのドレイン−半導体基板
間降伏電圧VBD〜18Vより低いためアバランシェブレーク
ダウンは一切生じない。したがってドレイン近傍のゲー
ト酸化膜へのダメージはなく、書き込み特性、消去特
性、読み出し特性、書換え可能回数の劣化などの問題は
生じず信頼性の高い不揮発性半導体記憶装置が得られ
る。
さらに第1の接続点Jと列線Yが列線選択信号をゲー
ト入力とするセレクト用トランジスタを介して接続され
ても本発明に包含されることは容易に類推できる。
第3図は本発明の第2実施例の回路図である。Q6はゲ
ート電極をドレイン電極に接続したしきい値が約16VのM
IS電界効果トランジスタ、消去時電圧リミッターとして
作動し、Q5はゲート電極をドレイン電極に接続したしき
い値が約12VのMIS電界効果トランジスタで書き込み時電
圧リミッターとして作動する。
[発明の効果] 以上説明したように本発明は第1電圧リミッターと、
ソース電極を第1電圧リミッターに接続され、ドレイン
電極を第1接続点で列線に接続され、消去制御信号をゲ
ート入力とする電界効果トランジスタと、第1接続点で
列線に接続された第2電圧リミッターとを含んで構成さ
れることにより、書き込み動作時の列線電位を消去可能
な列線の最低電位より低い電圧でクランプし書き込みレ
ベルの減少や誤消去を完全に防ぐことができ、さらに消
去動作時の列線電位をメモリトランジスタのドレインと
半導体基板間の降伏電圧より低い電位でクランプしアバ
ランシェブレークダウンを防ぎ書き込み特性、消去特
性、読み出し特性、書変え可能回数などの劣化を防止
し、信頼性の高い不揮発性半導体記憶装置を与える効果
がある。
【図面の簡単な説明】
第1図は本発明の第1実施例の回路図、第2図は第1実
施例の特性を示すグラフ、第3図は本発明の第2実施例
の回路図、第4図はメモリトランジスタの断面構造図、
第5図は従来例の回路図、第6図は従来の問題点を示す
グラフである。 VPP1,VPP2……電源、 PGM(オーバーバー)……書き込み制御信号、 EC(オーバーバー),EC……消去制御信号、 Q2,Q3,Q4,Q5,Q6……MIS電界効果トランジスタ、 D1,D2……ダイオード、 J……第1の接続点、 Y……列線、 X1,X2,・・・Xn……行線、 S……ソース線、 M1,M2,・・・Mn……メモリトランジスタ、 1……半導体基板、 2……ドレイン、 3……ソース、 4……第1のゲート酸化膜、 5……浮遊ゲート、 6……第2のゲート酸化膜、 7……制御ゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/112 29/788 29/792

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】各々がメモリ機能を有する複数の電解効果
    トランジスタであって、各々のドレイン電極は共通の列
    線に接続され各々のソース電極は共通のソース線に接続
    され各々のゲート電極が互いに異なる行線にそれぞれ接
    続された複数の電解効果トランジスタと、データ書き込
    み時に選択された前記電解効果トランジスタにデータを
    書き込むための電圧を前記列線を介して供給する第1の
    手段と、データ消去時に選択された前記電解効果トラン
    ジスタにデータを消去するための電圧を前記列線を介し
    て供給する第2の手段とを備える不揮発性記憶装置にお
    いて、前記データ書き込み時にオン隣前記データ消去時
    にオフとなるスイッチと電圧クランプ素子を有する第1
    のクランプ回路であって、前記データ書き込み時に前記
    列線を前記電解効果トランジスタ内のデータを消去可能
    な最低電圧よりも低い電圧に前記クランプ素子によって
    保持する第1のクランプ回路と、前記列線に接続され前
    記データ消去時に前記列線の電圧を前記電解効果トラン
    ジスタが形成されている基板と前記ドレイン電極との間
    のブレークダウン電圧よりも低い電圧に保持する第2の
    クランプ回路とを備えることを特徴とする不揮発性記憶
    装置。
JP10181088A 1988-04-25 1988-04-25 不揮発性半導体記憶装置 Expired - Fee Related JP2638916B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10181088A JP2638916B2 (ja) 1988-04-25 1988-04-25 不揮発性半導体記憶装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10181088A JP2638916B2 (ja) 1988-04-25 1988-04-25 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH01273357A JPH01273357A (ja) 1989-11-01
JP2638916B2 true JP2638916B2 (ja) 1997-08-06

Family

ID=14310489

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10181088A Expired - Fee Related JP2638916B2 (ja) 1988-04-25 1988-04-25 不揮発性半導体記憶装置

Country Status (1)

Country Link
JP (1) JP2638916B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0961290B1 (en) * 1991-12-09 2001-11-14 Fujitsu Limited Flash memory with improved erasability and its circuitry
US5452251A (en) 1992-12-03 1995-09-19 Fujitsu Limited Semiconductor memory device for selecting and deselecting blocks of word lines

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5693A (en) * 1979-06-15 1981-01-06 Nec Corp Write-in circuit for non-volatile semiconductor memory
JPS6124094A (ja) * 1984-07-11 1986-02-01 Hitachi Micro Comput Eng Ltd 半導体記憶装置

Also Published As

Publication number Publication date
JPH01273357A (ja) 1989-11-01

Similar Documents

Publication Publication Date Title
JP6285001B2 (ja) 一つの共有されたディープドープ領域を備えたメモリアレイ
US5222040A (en) Single transistor eeprom memory cell
US5457652A (en) Low voltage EEPROM
JP4058134B2 (ja) フラッシュメモリ装置
US6269021B1 (en) Memory cell of nonvolatile semiconductor memory device
JP2624864B2 (ja) 不揮発性半導体メモリ
US20060104116A1 (en) Method of operating a flash memory device
JPH11177071A (ja) 不揮発性半導体記憶装置
JP2001176284A (ja) ナンド型フラッシュメモリ素子及びその駆動方法
JPH06119790A (ja) 不揮発性半導体記憶装置
US6925011B2 (en) Programming flash memories
JP2933090B2 (ja) 不揮発性半導体記憶装置
JP3520532B2 (ja) Nand型不揮発性メモリの駆動方法
JPH0325876B2 (ja)
US5923589A (en) Non-volatile semiconductor memory device having long-life memory cells and data erasing method
JP2638916B2 (ja) 不揮発性半導体記憶装置
KR100204804B1 (ko) 플래시 메모리 장치의 구동방법
JP3228188B2 (ja) 電気的書込/消去可能な不揮発性半導体記憶装置
US6266280B1 (en) Method of programming nonvolatile semiconductor device at low power
KR0170708B1 (ko) 비휘발성 메모리 소자 및 구동방법
US6778439B2 (en) Nonvolatile semiconductor memory device with MONOS type memory cell
KR20010072189A (ko) 반도체 디바이스
JP3074939B2 (ja) 不揮発性半導体装置
US6621736B1 (en) Method of programming a splity-gate flash memory cell with a positive inhibiting word line voltage
JPH0320838B2 (ja)

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees