JP3074939B2 - 不揮発性半導体装置 - Google Patents
不揮発性半導体装置Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体装置に
関し、特にフラッシュ（一括消去型）ＥＥＰＲＯＭの消
去方法に関するものである。
関し、特にフラッシュ（一括消去型）ＥＥＰＲＯＭの消
去方法に関するものである。
【０００２】
【従来の技術】図３は従来のフラッシュＥＥＰＲＯＭの
メモリートランジスタの断面図である。１はコントロー
ルゲート電極、２はフローティングゲート電極、３はソ
ース領域、４はドレイン領域、５はＰ型の基板である。
メモリートランジスタの断面図である。１はコントロー
ルゲート電極、２はフローティングゲート電極、３はソ
ース領域、４はドレイン領域、５はＰ型の基板である。
【０００３】書き込み動作を説明する。書き込みはコン
トロールゲート電極１をＶＰＰ１レベル（約１２Ｖ）、
ソース領域３、基板５を各々ＧＮＤレベル、ドレイン領
域４をＶＰＰ２レベル（約７Ｖ）とすることで、メモリ
ートランジスタにチャンネル電流を発生させる。すると
ドレイン領域４端部にホットエレクトロンが発生し、フ
ローティングゲート電極２に電子が注入されることで書
き込みが行われる。
トロールゲート電極１をＶＰＰ１レベル（約１２Ｖ）、
ソース領域３、基板５を各々ＧＮＤレベル、ドレイン領
域４をＶＰＰ２レベル（約７Ｖ）とすることで、メモリ
ートランジスタにチャンネル電流を発生させる。すると
ドレイン領域４端部にホットエレクトロンが発生し、フ
ローティングゲート電極２に電子が注入されることで書
き込みが行われる。
【０００４】次に消去動作を説明する。消去の第１の方
法はコントロールゲート電極１、基板５を各々ＧＮＤレ
ベル、ソース領域３をＶＰＰ１レベル、ドレイン領域４
をオープンレベルとすることで、フローティングゲート
電極２とソース領域３間にトンネル電流を発生させ、フ
ローティングゲート電極２からソース領域３に電子を放
出することで消去を行う。第２の方法は、例えば日経マ
イクロデバイス誌１９９１年３月号１００〜１０４ペー
ジ記載のように、コントロールゲート電極１をＶＰＰ３
レベル（約−１０Ｖ）、ソース領域３をＶＤＤレベル
（約５Ｖ）、ドレイン領域４をオープンレベル、基板５
をＧＮＤレベルとすることで、フローティングゲート電
極２とソース領域３間にトンネル電流を発生させ、フロ
ーティングゲート電極２からソース領域３に電子を放出
することで消去を行う。
法はコントロールゲート電極１、基板５を各々ＧＮＤレ
ベル、ソース領域３をＶＰＰ１レベル、ドレイン領域４
をオープンレベルとすることで、フローティングゲート
電極２とソース領域３間にトンネル電流を発生させ、フ
ローティングゲート電極２からソース領域３に電子を放
出することで消去を行う。第２の方法は、例えば日経マ
イクロデバイス誌１９９１年３月号１００〜１０４ペー
ジ記載のように、コントロールゲート電極１をＶＰＰ３
レベル（約−１０Ｖ）、ソース領域３をＶＤＤレベル
（約５Ｖ）、ドレイン領域４をオープンレベル、基板５
をＧＮＤレベルとすることで、フローティングゲート電
極２とソース領域３間にトンネル電流を発生させ、フロ
ーティングゲート電極２からソース領域３に電子を放出
することで消去を行う。
【０００５】
【発明が解決しようとする課題】上記従来技術では、消
去の第１の方法ではソース領域、基板間の電位差が大き
いためソース領域、基板間にバンド間トンネリングが発
生し、酸化膜の劣化、あるいは消費電流の増大が生じる
問題があった。また、第２の方法では、負の電位を発
生、制御させるための繁雑な回路を必要とする問題があ
り、まだ簡単な方法では実現できていない。
去の第１の方法ではソース領域、基板間の電位差が大き
いためソース領域、基板間にバンド間トンネリングが発
生し、酸化膜の劣化、あるいは消費電流の増大が生じる
問題があった。また、第２の方法では、負の電位を発
生、制御させるための繁雑な回路を必要とする問題があ
り、まだ簡単な方法では実現できていない。
【０００６】本発明はこの様な問題を解決するもので、
その目的とするところは消去動作時の酸化膜劣化の防
止、消費電流の低減、及び回路構成の簡略化を図ること
である。
その目的とするところは消去動作時の酸化膜劣化の防
止、消費電流の低減、及び回路構成の簡略化を図ること
である。
【０００７】
【課題を解決するための手段】本発明の不揮発性半導体
装置は、 ｐ型半導体基板の表面近傍にはｎ型ウェルが
形成され、このｎ型ウェルの表面近傍にはｐ型ウェルが
形成され、そして、このｐ型ウェルの表面近傍には、ソ
ース領域とドレイン領域とフローティングゲートとコン
トロールゲートとを備え、前記フローティングゲートへ
電子を注入する書き込み動作を前記ドレイン領域端部で
発生するホットエレクトロンで行うとともに、前記フロ
ーティングゲートから電子を放出する消去動作を前記フ
ローティングゲートから前記ソース領域へのトンネル電
流で行うメモリートランジスタが形成された不揮発性半
導体装置であって、前記メモリートランジスタの消去動
作時に前記ｐ型ウェルを正の電位に上げる手段を備え、
前記ｎ型ウェルは常にオープンレベルにある、ことを特
徴とする。
装置は、 ｐ型半導体基板の表面近傍にはｎ型ウェルが
形成され、このｎ型ウェルの表面近傍にはｐ型ウェルが
形成され、そして、このｐ型ウェルの表面近傍には、ソ
ース領域とドレイン領域とフローティングゲートとコン
トロールゲートとを備え、前記フローティングゲートへ
電子を注入する書き込み動作を前記ドレイン領域端部で
発生するホットエレクトロンで行うとともに、前記フロ
ーティングゲートから電子を放出する消去動作を前記フ
ローティングゲートから前記ソース領域へのトンネル電
流で行うメモリートランジスタが形成された不揮発性半
導体装置であって、前記メモリートランジスタの消去動
作時に前記ｐ型ウェルを正の電位に上げる手段を備え、
前記ｎ型ウェルは常にオープンレベルにある、ことを特
徴とする。
【０００８】
【作用】上記手段によれば、データの消去動作時にソー
ス領域、基板間の電位差が小さいためバンド間トンネリ
ングが発生せず、酸化膜劣化の防止、消費電流の低減を
図ることができる。
ス領域、基板間の電位差が小さいためバンド間トンネリ
ングが発生せず、酸化膜劣化の防止、消費電流の低減を
図ることができる。
【０００９】
【実施例】図１は本発明の実施例を示すメモリートラン
ジスタの断面図である。１はコントロールゲート電極、
２はフローティングゲート電極、３はソース領域、４は
ドレイン領域、５は該メモリートランジスタを含むＰ型
の基板、６はＮ型の基板、７はＰ型のシリコン基板であ
る。
ジスタの断面図である。１はコントロールゲート電極、
２はフローティングゲート電極、３はソース領域、４は
ドレイン領域、５は該メモリートランジスタを含むＰ型
の基板、６はＮ型の基板、７はＰ型のシリコン基板であ
る。
【００１０】書き込み動作を説明する。書き込みはコン
トロールゲート電極１をＶＰＰ１レベル（約１２Ｖ）、
ソース領域３、基板５、７を各々ＧＮＤレベル、基板６
をフローティングレベル、ドレイン領域４をＶＰＰ２レ
ベル（約７Ｖ）とすることで、メモリートランジスタに
チャンネル電流を発生させる。するとドレイン領域４端
部にホットエレクトロンが発生し、フローティングゲー
ト電極２に電子が注入されることで書き込みが行われ
る。
トロールゲート電極１をＶＰＰ１レベル（約１２Ｖ）、
ソース領域３、基板５、７を各々ＧＮＤレベル、基板６
をフローティングレベル、ドレイン領域４をＶＰＰ２レ
ベル（約７Ｖ）とすることで、メモリートランジスタに
チャンネル電流を発生させる。するとドレイン領域４端
部にホットエレクトロンが発生し、フローティングゲー
ト電極２に電子が注入されることで書き込みが行われ
る。
【００１１】次に消去動作を説明する。消去はコントロ
ールゲート電極１、基板７を各々ＧＮＤレベル、ソース
領域３をＶＰＰ４レベル（約１４Ｖ）、ドレイン領域
４、基板６をオープンレベル、基板５をＶＰＰ５レベル
（約８Ｖ）とすることで、フローティングゲート電極２
とソース領域３間にトンネル電流を発生させ、フローテ
ィングゲート電極２からソース領域３に電子を放出する
ことで消去を行う。
ールゲート電極１、基板７を各々ＧＮＤレベル、ソース
領域３をＶＰＰ４レベル（約１４Ｖ）、ドレイン領域
４、基板６をオープンレベル、基板５をＶＰＰ５レベル
（約８Ｖ）とすることで、フローティングゲート電極２
とソース領域３間にトンネル電流を発生させ、フローテ
ィングゲート電極２からソース領域３に電子を放出する
ことで消去を行う。
【００１２】この場合、ソース領域３、基板５間の電位
差をソース領域、基板間にバンド間トンネリングが発生
しないレベルまで小さくなるように設定しているため、
酸化膜劣化の防止、消費電流の低減を図ることができ
る。
差をソース領域、基板間にバンド間トンネリングが発生
しないレベルまで小さくなるように設定しているため、
酸化膜劣化の防止、消費電流の低減を図ることができ
る。
【００１３】ソース領域３に印加する電圧ＶＰＰ４が従
来例のＶＰＰ１より高いのは、基板５に電位を与えるた
め、フローティングゲート電極２と基板５との容量によ
りフローティングゲート電極２の電位が増加するので、
その分フローティングゲート電極２とソース領域３間に
トンネル電流を発生させるためのソース領域３の電位が
増加するからである。また、基板６は基板５から基板７
へ電流がリークすることを防ぐために設けている。
来例のＶＰＰ１より高いのは、基板５に電位を与えるた
め、フローティングゲート電極２と基板５との容量によ
りフローティングゲート電極２の電位が増加するので、
その分フローティングゲート電極２とソース領域３間に
トンネル電流を発生させるためのソース領域３の電位が
増加するからである。また、基板６は基板５から基板７
へ電流がリークすることを防ぐために設けている。
【００１４】図２は本発明の実施例を示す回路図であ
る。１０〜１３は図１で示した構造を持つメモリートラ
ンジスタ、１４、１５はＰｃｈトランジスタ、１６、１
７はＮｃｈトランジスタである。また、ＢＬ１、ＢＬ２
はビットラインであり各々メモリートランジスタのドレ
イン（図１の４に相当）に接続されており、ＷＬ１、Ｗ
Ｌ２はワードラインであり各々メモリートランジスタの
コントロールゲート（図１の１に相当）に接続されてお
り、ＳＬはソースラインでメモリートランジスタのソー
ス（図１の３に相当）に接続されており、ＳＢＬは基板
ラインでメモリートランジスタの基板（図１の５に相
当）に接続されている。また、ここでは簡単のために４
つのメモリートランジスタ構成とした。
る。１０〜１３は図１で示した構造を持つメモリートラ
ンジスタ、１４、１５はＰｃｈトランジスタ、１６、１
７はＮｃｈトランジスタである。また、ＢＬ１、ＢＬ２
はビットラインであり各々メモリートランジスタのドレ
イン（図１の４に相当）に接続されており、ＷＬ１、Ｗ
Ｌ２はワードラインであり各々メモリートランジスタの
コントロールゲート（図１の１に相当）に接続されてお
り、ＳＬはソースラインでメモリートランジスタのソー
ス（図１の３に相当）に接続されており、ＳＢＬは基板
ラインでメモリートランジスタの基板（図１の５に相
当）に接続されている。また、ここでは簡単のために４
つのメモリートランジスタ構成とした。
【００１５】書き込み動作を説明する。メモリートラン
ジスタ１０を書き込む場合はＷＬ１をＶＰＰ１レベル、
ＢＬ１をＶＰＰ２レベル、ＷＬ２、ＢＬ２を各々ＧＮＤ
レベルとする。さらに、Ｎｃｈトランジスタ１６、１７
をオン、Ｐｃｈトランジスタ１４、１５をオフにするこ
とでソースラインＳＬ、基板ラインＳＢＬを各々ＧＮＤ
レベルとし、メモリートランジスタ１０にチャンネル電
流を発生させ、そのドレイン領域端部にホットエレクト
ロンを発生させ、フローティングゲート電極に電子を注
入することで書き込みを行う。この場合、メモリートラ
ンジスタ１１〜１３ではチャンネル電流が発生しないた
め書き込みは行われない。
ジスタ１０を書き込む場合はＷＬ１をＶＰＰ１レベル、
ＢＬ１をＶＰＰ２レベル、ＷＬ２、ＢＬ２を各々ＧＮＤ
レベルとする。さらに、Ｎｃｈトランジスタ１６、１７
をオン、Ｐｃｈトランジスタ１４、１５をオフにするこ
とでソースラインＳＬ、基板ラインＳＢＬを各々ＧＮＤ
レベルとし、メモリートランジスタ１０にチャンネル電
流を発生させ、そのドレイン領域端部にホットエレクト
ロンを発生させ、フローティングゲート電極に電子を注
入することで書き込みを行う。この場合、メモリートラ
ンジスタ１１〜１３ではチャンネル電流が発生しないた
め書き込みは行われない。
【００１６】次に消去動作を説明する。消去動作はＷＬ
１、ＷＬ２を各々ＧＮＤレベル、ＢＬ１、ＢＬ２を各々
オープンレベル、Ｎｃｈトランジスタ１６、１７をオ
フ、Ｐｃｈトランジスタ１４、１５をオンにすることで
ソースラインＳＬをＶｐｐ４レベル、基板ラインＳＢＬ
をＶＰＰ５レベルとすることで、メモリートランジスタ
１０〜１３のフローティングゲート電極とソース領域間
にトンネル電流を発生させ、フローティングゲート電極
からソース領域に電子を放出することで消去を行う。
１、ＷＬ２を各々ＧＮＤレベル、ＢＬ１、ＢＬ２を各々
オープンレベル、Ｎｃｈトランジスタ１６、１７をオ
フ、Ｐｃｈトランジスタ１４、１５をオンにすることで
ソースラインＳＬをＶｐｐ４レベル、基板ラインＳＢＬ
をＶＰＰ５レベルとすることで、メモリートランジスタ
１０〜１３のフローティングゲート電極とソース領域間
にトンネル電流を発生させ、フローティングゲート電極
からソース領域に電子を放出することで消去を行う。
【００１７】尚、本実施例では消去動作時に基板電位Ｖ
ＰＰ５をソース電位ＶＰＰ４より小さい値として説明し
たが、これは同電位であってもＶＰＰ５の電位が増加す
るが同様の効果がある。
ＰＰ５をソース電位ＶＰＰ４より小さい値として説明し
たが、これは同電位であってもＶＰＰ５の電位が増加す
るが同様の効果がある。
【００１８】また、本実施例で説明した印加電圧ＶＰＰ
１〜ＶＰＰ５は外部より供給しても、昇圧等による内部
供給であっても、どちらでも同様の効果がある。
１〜ＶＰＰ５は外部より供給しても、昇圧等による内部
供給であっても、どちらでも同様の効果がある。
【００１９】
【発明の効果】以上述べた様に本発明によれば、消去動
作時にソース領域、基板間のバンド間トンネリングの発
生を抑えることができるため、酸化膜の劣化、あるいは
消費電流の増大を抑制することが可能となった。この効
果は特にフラッシュＥＥＰＲＯＭにおける繰り返し書き
込み特性の向上、および５Ｖ単一電源動作化を可能とす
るのに有効となる。
作時にソース領域、基板間のバンド間トンネリングの発
生を抑えることができるため、酸化膜の劣化、あるいは
消費電流の増大を抑制することが可能となった。この効
果は特にフラッシュＥＥＰＲＯＭにおける繰り返し書き
込み特性の向上、および５Ｖ単一電源動作化を可能とす
るのに有効となる。
【００２０】また、従来例のように負の電位を必要とし
ないことから、これを発生、制御させるための繁雑な回
路が不要となる効果もある。
ないことから、これを発生、制御させるための繁雑な回
路が不要となる効果もある。
【００２１】また、ソース領域、基板間の電位差が小さ
くなるため、ソース領域部の耐圧を確保するための構造
が不要となりプロセス工程が簡略になる。
くなるため、ソース領域部の耐圧を確保するための構造
が不要となりプロセス工程が簡略になる。
【図１】 本発明の実施例におけるメモリートランジス
タの断面図。
タの断面図。
【図２】 本発明の実施例における回路図。
【図３】 従来の実施例におけるメモリートランジスタ
の断面図。
の断面図。
１ コントロールゲート電極 ２ フローティングゲート電極 ３ ソース領域 ４ ドレイン領域 ５ 該メモリートランジスタを含むＰ型基板 ６ Ｎ型基板 ７ Ｐ型シリコン基板 １０〜１３ メモリートランジスタ １４、１５ Ｐｃｈトランジスタ １６、１７ Ｎｃｈトランジスタ ＷＬ１、２ ワードライン ＢＬ１、２ ビットライン ＳＬ ソースライン ＢＳＬ 基板ライン
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】 ｐ型半導体基板の表面近傍にはｎ型ウェ
ルが形成され、このｎ型ウェルの表面近傍にはｐ型ウェ
ルが形成され、そして、このｐ型ウェルの表面近傍に
は、ソース領域とドレイン領域とフローティングゲート
とコントロールゲートとを備え、前記フローティングゲ
ートへ電子を注入する書き込み動作を前記ドレイン領域
端部で発生するホットエレクトロンで行うとともに、前
記フローティングゲートから電子を放出する消去動作を
前記フローティングゲートから前記ソース領域へのトン
ネル電流で行うメモリートランジスタが形成された不揮
発性半導体装置であって、 前記メモリートランジスタの消去動作時に前記ｐ型ウェ
ルを正の電位に上げる手段を備え、 前記ｎ型ウェルは常にオープンレベルにある、ことを特
徴とする不揮発性半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14952892A JP3074939B2 (ja) | 1992-06-09 | 1992-06-09 | 不揮発性半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14952892A JP3074939B2 (ja) | 1992-06-09 | 1992-06-09 | 不揮発性半導体装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11259608A Division JP2000100977A (ja) | 1999-09-13 | 1999-09-13 | 不揮発性半導体装置 |
| JP11259609A Division JP2000100978A (ja) | 1999-09-13 | 1999-09-13 | 不揮発性半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343700A JPH05343700A (ja) | 1993-12-24 |
| JP3074939B2 true JP3074939B2 (ja) | 2000-08-07 |
Family
ID=15477112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14952892A Expired - Lifetime JP3074939B2 (ja) | 1992-06-09 | 1992-06-09 | 不揮発性半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3074939B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5498560A (en) * | 1994-09-16 | 1996-03-12 | Motorola, Inc. | Process for forming an electrically programmable read-only memory cell |
| US5736891A (en) * | 1996-01-11 | 1998-04-07 | International Business Machines Corporation | Discharge circuit in a semiconductor memory |
| JP3171235B2 (ja) | 1997-05-29 | 2001-05-28 | 日本電気株式会社 | 不揮発性半導体メモリ |
-
1992
- 1992-06-09 JP JP14952892A patent/JP3074939B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05343700A (ja) | 1993-12-24 |
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Legal Events
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