TWI394163B - 減少記憶體裝置中程式干擾之影響之方法與裝置 - Google Patents

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Description

減少記憶體裝置中程式干擾之影響之方法與裝置
本發明大致上係關於記憶體裝置及特定言之，本發明係關於非揮發性記憶體裝置。
記憶體裝置典型地被提供為電腦或其他電子裝置中之內部半導體積體電路。有許多不同類型之記憶體，包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)，及快閃記憶體。
快閃記憶體裝置已發展為適於廣範圍之電子應用的非揮發性記憶體之一常用來源。快閃記憶體裝置典型地使用一單個電晶體記憶體單元，其允許高記憶密度、高可靠性及低電力消耗。快閃記憶體之常見用途包括個人電腦、個人數位助理(PDA)、數位相機及蜂巢式電話。程式碼及系統資料諸如一基本輸入/輸出系統(BIOS)典型地被儲存在快閃記憶體裝置中以用於個人電腦系統。
快閃記憶體陣列結構之二種常見類型係"NAND"及"NOR"結構。此等結構由於該相似性而命名：每一結構之基本記憶體單元組態分別必須係一基本NAND或NOR閘電路。
在NOR陣列結構中，記憶體陣列之浮閘記憶體單元係以一矩陣配置。陣列矩陣之每一浮閘記憶體單元的控制閘極被連接至選擇線(其等常被稱為列及/或字線)，且其等之汲極被連接至行位元線。每一浮閘記憶體單元的源極典型地被連接至一共通源極線。NOR結構浮閘記憶體陣列係藉由一列解碼器而存取，該列解碼器藉由選澤被連接至一列浮閘記憶體單元之控制閘極的字線而啟動該列浮閘記憶體單元。該列選定之記憶體單元其後將其等之儲存資料值放置在行位元線上，該放置係藉由在程式化狀態或非程式化狀態中使一不同之電流自連接源極線流向連接行位元線。
圖1顯示一典型先前技術NAND快閃記憶體陣列之一部分。被程式化之快閃記憶體單元的選定之字線100典型地係藉由程式化脈衝而經施加偏壓，該等程式化脈衝以一約16V之電壓開始並可遞增地增加至大於20V。待程式化之單元101-103的選定之字線100被施加偏壓於19V。剩餘單元的未選定之字線被施加偏壓於Vpass 。此典型地在9-10V之一大致範圍內。待程式化之單元101-103的位元線被施加偏壓於0V而其他位元線被禁止(即，被施加偏壓於Vcc )。
隨著NAND快閃記憶體之尺寸縮減，選定字線與相鄰字線之間之寄生電容耦合變得有問題。因為寄生耦合，鄰近單元比亦與被程式化之單元共用共通位元線的其他單元更傾向於程式干擾。這引起鄰近字線上之單元經受程式干擾。
程式干擾狀況具有二種操作模式：升壓(boosting)模式及Vpass 模式。在升壓模式期間，單元之通道相對於閘極係在一正升壓電壓(例如，6V)及閘極係在Vpgm (例如，19V)。在Vpass 模式期間，單元之通道係為接地及閘極係在Vpass (例如，10V)。在圖1中，選定字線100及禁止位元線上的單元120、121受升壓模式程式干擾的影響。耦合至致能位元線之鄰近單元110-118經受Vpass 模式程式干擾。
增加Vpass 以嘗試減少干擾狀況實際上使得一些單元之狀況更糟。舉例而言，由於位元線上之0V程式偏壓，記憶體單元103、112、115及118之一個未禁止位元線的源極及汲極區域被耦合至0V。若未選定之字線上Vpass 僅為10V，源極及汲極區域被耦合至9V。然而，若Vpass 被提高為一較高電壓(例如，15V)，源極/汲極區域亦將被耦合至一較高電壓，因此增加該位元線上之程式干擾。
程式干擾亦隨程式/抹除循環之數目之增加而降級。隨著程式/抹除循環之數量的增加，程式化狀態與抹除狀態之間之電壓差縮小。此使得受影響之單元因為臨限值電壓分佈縮小而更易受到過度程式化。
因為上述原因，及熟悉此項技術者基於閱讀及理解本說明書將瞭解的下文所述之其他原因，在此項技術中需要一種用於減少一記憶體裝置中程式干擾之影響的方法。
在本發明之下列詳細描述中，對形成本文之一部分的附圖做出參考，且其中藉由圖解顯示特定實施例，在該等實施例中可實踐本發明。在圖中，若干視圖各處相同之數字描述實質上類似之組件。此等實施例被充分詳細地描述，以使熟悉此項技術者實踐本發明。在不脫離本發明之範疇下，可利用其他實施例及可做出結構、邏輯及電性之變化。因此，不應將下列詳細描述視為具限制意味，且本發明之範疇僅係藉由附加申請專利範圍及其等效物而界定。
圖2繪示一記憶體陣列之一部分的一示意圖。此圖顯示二個連續串的記憶體單元210、211，其等每一者被耦合至其等各自之位元線203、204。每一連續串210、211係經由一選擇閘極汲極電晶體205、206而耦合至其各自之位元線210、211。每一連續串210、211亦經由一選擇閘極源極電晶體220、221而耦合至源極線。
一個位元線203被顯示為經施加偏壓於一禁止電壓(例如，Vbl =VCC )。另一個位元線204被顯示為經施加偏壓於一程式致能電壓(例如，Vbl =0V)。因此，當在一區塊程式操作期間，字線N被施加偏壓於Vpgm 時，耦合至禁止位元線203之連續串210的記憶體單元202將受保護而免於程式化。耦合至致能位元線204之連續串211的選定記憶體單元201將被程式化。
在一個實施例中，Vpgm 表示用於程式化被耦合至致能位元線的記憶體單元之一系列遞增地增加之電壓脈衝。在一區塊抹除操作發生之後，記憶體單元係以區塊被程式化，使得每隔一位元線被程式化及每隔一位元線被禁止。
程式化操作係由用第一程式化脈衝將選定之字線施加偏壓於一初始程式化電壓(例如，Vpgm =16V)而組成。其後執行一程式驗證操作以決定選定字線上的全部記憶體單元是否已被充分程式化。若驗證發現一記憶體單元未被程式化為期望之臨限值電壓，則將程式化電壓增加某一電壓(例如，1V)及再次用此電壓施加偏壓於選定字線。此重複直到選定字線之全部單元已被程式化或標記為有缺陷。
被程式化之記憶體區塊的未選定字線被施加偏壓於一Vpsss 電壓，該Vpsss 電壓允許未選定之記憶體單元以一直通(pass)模式作用。用於達到減少之程式干擾而程式化的方法之一個實施例係用一負驅動程式禁止方案施加偏壓於此等未選定字線。如圖2中所見，一個該未選定記憶體單元200被耦合至字線0，該字線係用最初趨於負值其後斜升為一較高Vpsss 位準的一信號加以施加偏壓。一個減少程式干擾實施例的未選定記憶體單元200及操作在圖3中更詳細繪示。
圖3繪示圖2之陣列的一個未選定記憶體單元200之一組合示意及截面視圖。繪示之實施例係形成於一基板中之一浮閘電晶體，一n型井301在該基板中形成。一p型井303在該n型井301內形成。
電晶體係由一對源極/汲極區域307、308組成。用作汲極之區域307或308及用作源極之區域308或307取決於此等區域307、308之偏壓。
閘極堆疊係由典型地被稱為浮閘之一電荷儲存層312組成。此層312係藉由一隧道絕緣體313而與基板隔離並藉由一閘極絕緣體314而與一控制閘極310進一步隔離。在一個實施例中，二個絕緣體層均係氧化物。
控制閘極310係藉由一重疊電容316、317而耦合至源極/汲極區域307、308之每一者。在n＋源極/汲極區域307、308之p型接面係藉由區域307、308與p型井形成的二極體320、321表示。二極體320、321被顯示為耦合至p型井分接頭330、331。
在一程式操作期間，當選定字線被施加偏壓於Vpgm 時，未選定字線初始被施加偏壓於負電壓Vneg 。由於耦合，全部未選定源極/汲極區域將嘗試趨於Cc*Vneg ，其中Cc係耦合比(即，若閘極電壓改變某一量，則汲極及源極電壓改變Cc*閘極電壓變化)。然而，正向偏壓二極體320、321僅允許此等區域趨於-Vfb (例如，-1.0V)。
繼初始負偏壓之後，未選定字線自Vneg 偏壓被上拉至Vpass 。此將禁止連續串之源極/汲極區域耦合至Cc*(Vpass +Vneg -Vfb )。此在源極/汲極區域上提供一比正常先前技術Cc*Vpass 電壓更大之電壓擺動。實際上，耦合比取決於記憶體裝置之偏壓條件而變化。然而，為解釋之簡單性，此處提出一固定之耦合比。
在一個操作實例中，Vneg 為-4.0V且Vpass 為10V。因為耦合影響，源極/汲極區域將耦合至Cc*13V(即，Cc*(Vpass +Vneg -Vfb ))。此具有使Vpass 提升為高於10V之影響，因為Vpass 擺動現在為-4V至10V(即，14V擺動)而非自0V至10V。藉由使Vneg 為甚至更負值可使Vpass 擺動甚至更大。舉例而言，若Vneg 為-8V且Vpass 為8V，此產生一16V之電壓擺動，使源極/汲極耦合至Cc*(Vpass -Vneg -Vfg )，其等於Cc*15V，其中Vfb 為1V。因此，可減少Vpass ，藉此減少沿著NAND串之選定位元線的未選定單元上的干擾；而同時減少選定字線之未選定單元上的程式干擾。
圖4繪示用於減少一記憶體裝置中程式干擾之影響的方法之一替代實施例的一時序圖。頂部信號係未選定字線之偏壓，如先前實施例中所述。該偏壓以接地開始，趨於Vneg (例如，-4.0V)，其後增加至Vpass (例如，10V)。時間T2及T4可盡可能地接近於0秒或某一其他極短時間。此對於先前實施例及該替代實施例均適用。
下部信號係含有待程式化之記憶體單元的選定字線之偏壓。在此實施例中，偏壓以Vneg 開始，其後斜升直至Vpgm 。T3可為任何典型之程式時間。如在先前實施例中，此在字線上提供一較大之程式電壓擺動，因此提供一較大之有效的Vpgm 。選擇閘極汲極電壓(Vsgs )、選擇閘極源極電壓(Vsgd )、源極電壓(Vsource )及位元線電壓(Vbl )偏壓條件可全部被設定以便減少閘極引發汲極洩漏(GIDL)。
圖5繪示可合併本發明之非揮發性記憶體單元的一記憶體裝置500之一功能方塊圖。記憶體裝置500被耦合至一處理器510。處理器510可為一微處理器或某一其他類型之控制電路。記憶體裝置500與處理器510形成一記憶體系統520之部分。記憶體裝置500已被簡化以主要探討記憶體之有助於理解本發明的特徵。
記憶體裝置包括快閃記憶體單元530或某一其他類型之非揮發性記憶體單元的一陣列。記憶體陣列530被配置為多組之列及行。每一列記憶體單元之控制閘極與一字線耦合，而記憶體單元之汲極及源極連接被耦合至位元線。如此項技術中熟知的，單元至位元線的連接取決於陣列是否為一NAND結構、一NOR結構、一AND結構，或某一其他陣列結構。
一位址緩衝器電路540被提供用以鎖存位址輸入連接A0-Ax 542上提供之位址信號。位址信號係藉由一列解碼器544及一行解碼器546接收及解碼以存取記憶體陣列530。受益於本描述，熟悉此項技術者將瞭解，位址輸入連接的數目取決於記憶體陣列530之密度及結構。即，位址的數目隨增加之記憶體單元數及增加之組及區塊數二者而增加。
記憶體裝置500係藉由使用感測放大器/緩衝器電路550感測記憶體陣列行中之電壓或電流變化而讀取記憶體陣列530中的資料。在一個實施例中，感測放大器/緩衝器電路經耦合以讀取及鎖存來自記憶體陣列530的一列資料。資料輸入及輸出緩衝器電路560被包括用以跨越複數個資料連接562而與控制器510進行雙向資料通信。寫入電路555被提供用以將資料寫入至記憶體陣列。
控制電路570解碼控制連接572上提供之來自處理器510的信號。使用此等信號來控制記憶體陣列530上之操作，包括資料讀取、資料寫入及抹除操作。控制電路570可為一狀態機、一定序器，或某一其他類型之控制器。控制電路570經調適用以實行該程式干擾減少方法之實施例。
圖5中繪示之非揮發性記憶體裝置已被簡化以促進對記憶體之特徵的基本理解且係僅用於圖解之目的。非揮發性記憶體之內部電路及功能的一更詳細理解係熟悉此項技術者所熟知的。
結論
概括而言，本發明之一個或多個實施例在一非揮發性記憶體裝置中的一區塊程式操作期間提供減少之程式干擾影響。舉例而言，未選定字線在用Vpass 施加偏壓之前起初係用一負電壓加以施加偏壓。此在未選定字線單元之源極及汲極土產生一較大之電壓耦合影響，因此減少程式干擾。
雖然此處繪示並描述特定實施例，一般技術者應瞭解經計算以達成相同目的之任何配置可替換顯示之特定實施例。一般技術者將瞭解本發明之許多調適。因此，本發明意欲涵蓋本發明之任何調適或變動。顯然本發明僅受限於下列申請專利範圍及其等之等效物。
100．．．選定字線
101．．．待程式化之單元
102．．．待程式化之單元
103．．．待程式化之單元
110-118．．．Vpass 模式程式干擾單元
120．．．Vpgm 模式程式干擾單元
121．．．Vpgm 模式程式干擾單元
200．．．未選定記憶體單元
201．．．選定記憶體單元
202．．．記憶體單元
203．．．位元線
204．．．位元線
205．．．選擇閘極汲極電晶體
206．．．選擇閘極汲極電晶體
210．．．記憶體單元
211．．．記憶體單元
220．．．選擇閘極源極電晶體
221．．．選擇閘極源極電晶體
301．．．n型井
303．．．p型井
307．．．源極/汲極區域
308．．．源極/汲極區域
310．．．控制閘極
312．．．電荷儲存層
313．．．隧道絕緣體
314．．．閘極絕緣體
316．．．電容
317．．．電容
320．．．二極體
321．．．二極體
330．．．p型井分接頭
331．．．p型井分接頭
500．．．記憶體裝置
510．．．處理器
520．．．記憶體系統
530．．．記憶體陣列
540．．．位址緩衝器電路
542．．．位址輸入連接A0-Ax
544．．．列解碼器
546．．．行解碼器
550．．．感應放大器/緩衝器電路
555．．．寫電路
560．．．資料輸入及輸出緩衝器電路
562．．．資料連接
570．．．控制電路
572．．．控制連接
圖1顯示在字線偏壓情況下的一典型先前技術NAND結構記憶體陣列。
圖2顯示本發明之一記憶體陣列之一部分的一示意圖。
圖3顯示根據圖2之記憶體陣列的一個記憶體單元之一示意及截面表示。
圖4顯示本發明之字線偏壓的一替代實施例之一時序圖。
圖5顯示本發明之一記憶體系統的一個實施例之一方塊圖。
200．．．未選定記憶體單元
201．．．選定記憶體單元
202．．．記憶體單元
203．．．位元線
204．．．位元線
205．．．選擇閘極汲極電晶體
206．．．選擇閘極汲極電晶體
210．．．記憶體單元
211．．．記憶體單元
220．．．選擇閘極源極電晶體
221．．．選擇閘極源極電晶體

Claims (16)

  1. 一種用於程式化一記憶體區塊之方法，該方法包含：初始對該記憶體區塊之未選定字線施加偏壓於一負電壓；繼該負電壓之後對該等未選定字線施加偏壓於一正直通電壓；及使用一正電壓施加偏壓於一選定字線。
  2. 如請求項1之方法，其進一步包括對每一禁止位元線施加偏壓於VCC 及對每一程式致能位元線施加偏壓於0 V。
  3. 如請求項1之方法，其中該負電壓與該正直通電壓之間之一時間實質上接近於0秒。
  4. 如請求項1之方法，其中該正電壓係由一系列遞增地增加之電壓脈衝組成。
  5. 如請求項1之方法，其中施加偏壓於該選定字線包含：初始用一負電壓施加偏壓於該選定字線；及繼該負電壓之後用該正電壓施加偏壓於該選定字線。
  6. 如請求項5之方法，其中該負電壓與該正電壓之間之一時間實質上接近於0秒。
  7. 如請求項1之方法，其進一步包括：首先用一負Vneg 電壓及繼該負電壓之後用一正Vpass 電壓施加偏壓於該記憶體區塊之複數個未選定字線之每一者；及在一選定字線上產生至少一個程式化電壓脈衝。
  8. 如請求項7之方法，其進一步包含在每一程式化電壓脈 衝之後執行一程式驗證操作。
  9. 如請求項7之方法，其中該記憶體區塊係由複數個記憶體單元組成，每一記憶體單元具有以一Cc＊ Vneg 之關係而被耦合至該負Vneg 電壓的一源極及一汲極區域，其中Cc係該記憶體單元的一耦合比。
  10. 如請求項9之方法，其中該等源極及汲極區域以一Cc＊ (Vpass +Vneg -Vfb )之關係而被耦合至該正Vpass 電壓，其中Vfb 係藉由該源極或該汲極區域中之一者與一周圍p型井形成的一二極體之一正向偏壓。
  11. 一種半導體非揮發性記憶體裝置，其包含：一記憶體陣列，其包含複數個記憶體單元；及一記憶體控制器，其被耦合至該記憶體陣列用以控制該記憶體陣列之操作，其中該記憶體控制器於一程式化偏壓序列之期間經調適用以初始用一負電壓施加偏壓於一記憶體區塊之未選定字線及其後用一正電壓施加偏壓於該等未選定字線，該記憶體控制器經進一步調適用以於該程式化偏壓序列之期間控制一選定字線之偏壓，該程式化偏壓序列具有一負電壓接著一正電壓。
  12. 如請求項11之記憶體裝置，其中該程式化偏壓序列係由複數個遞增地增加之程式化脈衝組成，使得每一程式化脈衝之前係一負電壓。
  13. 如請求項12之記憶體裝置，其中該記憶體控制器經進一步調適用以在該等遞增地增加之程式化脈衝之每一者之間產生一驗證操作。
  14. 如請求項11之記憶體裝置，其進一步包含一被耦合至該記憶體裝置的外部處理器，其中該記憶體裝置與該處理器形成一記憶體系統。
  15. 如請求項11之記憶體裝置，其中該記憶體陣列係由一NAND結構或一NOR結構中之一者組成。
  16. 如請求項11之記憶體裝置，其中該記憶體控制器經進一步調適用以產生包括一位元線禁止電壓及一位元線程式致能電壓的位元線偏壓。
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