KR101035355B1

KR101035355B1 - 비 휘발성 메모리의 프로그램 및 판독 교란을 감소시키기위한 작동 기법

Info

Publication number: KR101035355B1
Application number: KR1020030011970A
Authority: KR
Inventors: 얀 리; 지안 챈; 라울아드리안 서니아
Original assignee: 쌘디스크 코포레이션
Priority date: 2002-02-27
Filing date: 2003-02-26
Publication date: 2011-05-20
Also published as: ATE370499T1; EP1912223A1; EP1341185A1; ATE485589T1; US7554848B2; EP1341185B1; EP1912223B1; US20080043526A1; US6996003B2; US7298647B2; EP1341185B8; DE60334652D1; KR20030071526A; CN1444231B; DE60315532D1; JP2004030866A; US20040233750A1; US6771536B2; CN1444231A; DE60315532T2

Abstract

본 발명은 각각의 블럭이 열 디코더 영역을 절약하기 위해 동일한 워드 라인들을 공유하는 다수의 부분들로 분할되지만 독립적으로 판독 또는 프로그래밍될 수 있는 다수의 소거 유닛들 또는 블럭들을 가지는 비 휘발성 메모리를 제공한다. 실시예는 각 부분이 512바이트 데이터 크기의 하나 이상의 표준 페이지(데이터 전송 단위) 크기를 수용하는, 좌측 절반 및 우측 절반으로 구성된 블럭들을가지는 NAND 구조체를 가지는 플래시 EEPROM이다. 실시예로서, 블럭의 좌 및 우측 부분들은 각각 별개의 소스 라인들, 및 별도 세트의 소스 및 드레인 선택 라인들을 가진다. 예를 들어, 좌측의 판독 또는 프로그래밍 동안 우측은 데이터 교란을 감소시키기 위해 채널 부스팅을 발생시키기 위해 바이어스될 수 있다. 변형 실시예들에 있어, 부분들이 별도의 웰 구성을 가질 수 있다.

Description

비 휘발성 메모리의 프로그램 및 판독 교란을 감소시키기 위한 작동 기법{OPERATING TECHNIQUES FOR REDUCING PROGRAM AND READ DISTURBS OF A NON-VOLATILE MEMORY}

도1은 다양한 본 발명의 양태가 구현되도록 기술되는 비휘발성 메모리 시스템의 블럭도이다.

도2a 및 2b는 NAND 타입일 때 도1의 메모리 어레이의 조직 및 회로에서의 본 발명의 양태들을 예시한다.

도3은 반도체 기판상에 형성된 NAND 타입의 메모리 어레이의, 행(column)을 따른 단면도를 도시한다.

도4는 도3의 메모리 어레이에서 4-4 단면으로 취해진 단면도이다.

도5는 도3의 메모리 어레이에서 5-5단면으로 취해진 단면도이다.

도6a 및 6b는 프로그래밍 처리를 위한 개략화된 어레이 및 타이밍도를 도시한다.

도7a 및 7b는 판독 처리를 위해 개략화된 어레이 및 타이밍도를 도시한다.

도8은 도2-5의 NAND 메모리 셀 어레이의 다른 특징을 도시한다.

본 발명은 일반적으로는 비휘발성 메모리 및 그 작동에 관한 것이며, 보다 상세하게는 프로그래밍 및 판독 작동 동안 교란을 감소시키기 위한 기법에 관한 것이다.

본 발명의 원리는 현재 존재하는 것들 및 개발중인 신규한 기술을 사용하기 위해 시도되는 것들 같은, 다양한 유형의 비 휘발성 메모리들에 대해 적용된다. 그러나, 본 발명의 구현은, 기억 요소들이 부동 게이트들인 플래시 전기소거가능하고 프로그램가능한 판독전용 메모리(EEPROM)와 관련하여 기술된다.

비 휘발성 메모리의 작동 동안, 하나의 기억 장치내 데이터의 판독 및 기록이 메모리의 다른 기억 장치들내에 저장된 데이터를 종종 교란시킬 것이다. 이런 교란들의 하나의 원인은 그 특허가 참고로 본문에 그 전체가 인용되는, 지안 챈(Jian Chen) 및 유핀 퐁(Yupin Fong)의 미국 특허 제5,867,429호에 기술되는 인접 부동 게이트들 사이의 전계 효과 커플링이다. 이런 커플링의 정도는, 메모리 셀 어레이들의 크기가 집적회로 제조기술의 개선으로 인해 감소되지만, 필연적으로 증가된다. 이런 문제는 다른 시간들에서 프로그래밍되는 두 세트의 인접 셀들 사이에서 가장 뚜렷하게 발생된다. 한 세트의 셀들은 한 세트의 데이터에 상응하는 이들의 부동 게이트들에 전하 레벨을 부가하도록 프로그래밍된다. 제2세트의 셀들이 제2세트의 데이터로 프로그래밍된 이후에, 제1세트의 셀들의 부동 게이트들로부터 판독된 전하 레벨들이 제1세트와 결합되는 제2세트의 부동 게이트들 상의 전하 효 과 때문에 프로그래밍되는 것과 종종 다르게 나타난다. 이것이 유핀 효과로 공지되어 있다. 전술된 특허 제5,867,429호는 서로로부터 두 세트의 부동 게이트들을 물리적으로 격리시키거나, 또는 제1세트의 그것을 판독할 때 제2세트의 부동 게이트들 상의 전하 효과를 고려하는 것을 제시한다. 그러한 교란들을 감소시키기 위한 추가적인 기법들이, 본문에 참고로 그 전체가 인용되는, "Operating Techniques for Reducing Effects of Coupling Between Storage Elements of a Non-Volatile Memory Operated in Multiple Data States"로 명칭되고, 지안 챈(Jian Chen), 토모하루 다나카(Tomoharu Tanaka), 유핀 퐁(Yupin Fong) 및 캔드커 엔. 쿼더(Khandker N. Quader)에 의한 2001년 6월 27일자 미국 특허 일련번호 제09/893,277호에 개시되어 있다.

이런 효과, 및 판독 및 기록 교란의 다른 원인들은 다양한 유형의 플래시 EEPROM 셀 어레이들에 존재한다. NOR 어레이의 한 설계는 인접 비트(행(column)) 라인들 사이에 연결된 그 메모리 셀들 및 워드(열(row)) 라인들에 연결된 제어 게이트들을 가진다. 개별적인 셀들은 그것과 직렬로 형성된 선택 트랜지스터를 가지거나 또는 가지지 않은 하나의 부동 게이트 트랜지스터 또는 단일 선택 트랜지스터에 의해 분리된 두 개의 부동 게이트 트랜지스터들을 포함한다. 그러한 어레이들 및 기억 시스템들에서의 그들의 용도의 실시예들이, 참고로 본문에 그 전체가 인용되는 샌디스크 코포레이션의, 이하 미국 특허들 및 계류중인 출원들에 주어진다: 특허 제5,095,344호, 제5,172,338호, 제5,602,987호, 제5,663,901호, 제5,430,859호, 제5,657,332호, 제5,712,180호, 제5,890,192호 및 제6,151,248호, 및 2000년 2 월 17일자 출원된 일련번호 제09/505,555호와 2000년 9월 22일자 출원된 제09/667,344호.

NAND 어레이의 한 설계는 비트 라인과 어느 한 단부에서 선택 트랜지스터들을 통한 기준 전위 사이에서 시리즈 스트링으로 연결된 8,16 또는 32 같은 다수의 메모리 셀들을 가진다. 워드 라인들은 다른 시리즈 스트링들로 셀들의 제어 게이트들과 연결된다. 그러한 어레이들의 관련 실시예들 및 이들의 작동이 이하 미국 특허들 및 본문에 참고로 그 전체가 인용되는 도시바의 계류중인 출원에 주어진다: 제5,570,315호, 제5,774,397호 및 제6,046,935호, 및 일련번호 제09/667,610호.

EEPROM 메모리 셀들을 프로그래밍하기 위해 사용될 수 있는 다른 메커니즘들이 존재한다. 상기 인용된 참고문헌에서, NOR 메모리 셀들은 통상적으로 부동 게이트까지 터널링 산화물을 뚫기 위해 열 전자(hot electron)들을 사용하여 프로그래밍되지만, NAND 셀들은 통상적으로 노드헤임-파울러(Nordheim-Fowler) 냉간 터너링 처리로 프로그래밍된다. 노드헤임-파울러 터널링의 이득은 그것이 통상적으로 셀을 프로그래밍하기 위해 저 전력을 사용하지만: 제어 게이트가 고 전압으로 바이어스될 때, 특히 본문에 참고로 인용되는 미국 특허 일련번호 제09/893,277호에서와 같이, 선택된 그리고 비선택된 비트라인들이 워드라인들을 공유할 때 비선택된 셀들의 교란을 발생시키는 경향이 있다는 것이다. 교란의 크기는 제어 게이트와 기판 사이의 전압 차에 좌우된다. 프로그램의 경우에, 제어 게이트는 V_pgm 볼트의 프로그래밍에서 설정된다. 판독 처리에서, 비선택 게이트들의 전압은 일반적으로, 4-5볼 트 저 레벨로 바이어스된다. 판독 교란의 영향은 판독마다 훨씬 덜하지만, 셀은 누적 효과가 여전히 무시할 수 없도록 프로그램보다 많은 판독을 경험한다. NAND 구성에 있어서, 판독 및 프로그램 작동 둘 모두에 있어, 비선택된 워드 라인들은 NAND 체인들(NAND chains)로 선택된 셀들에 전압 전달을 허용하도록 바이어스된다. 비선택된 셀들은 하이 패스 전압으로 바이어스된 비 선택 워드 라인들에 연결되고 결과적으로 교란의 영향을 받게될 것이다.

부동 게이트 트랜지스터들의 임계 레벨의 두 범위만이 기억 레벨로서 정의되어 있는, 바이너리 모드에서 작동하여 단일 비트의 데이터를 각각의 부동게이트에 대해 저장하는 것은 현재의 상업 제품에서 여전히 가장 통상적이다. 부동 게이트 트랜지스터의 임계 레벨들은 이들의 부동 게이트들에 저장된 전하 레벨들의 범위에 상응한다. 메모리 어레이들의 크기를 축소시키는데 더하여, 각각의 부동 게이트 트랜지스터에 일 비트 이상의 데이터를 저장하여 그러한 메모리 어레이들의 데이터 기억 밀도를 더욱 증가시키는 경향이 있다. 이것은 각각의 부동 게이트 트랜지스터을 위한 기억 상태들로서 두 개 이상의 임계 레벨을 한정함으로써 달성되며, 네개의 그러한 상태들(부동 게이트 마다 2비트의 데이터)은 이제 상업 제품들에 포함되고 있다. 기억요소 당 16상태 같은 보다 많은 기억 상태들이 시도되고 있다. 각각의 부동 게이트 트랜지스터는 그것이 실질적으로 작동될 수 있는 임계 전압의 일정한 총 범위(윈도우)를 가지며 그 범위는 이들이 서로 명백히 구별되도록 상태들 사이에 그것에 더한 여백에 대해 한정된 갯수의 상태들로 분할된다. 다중 상태 비휘발성 메모리에 있어, 임계 전압 범위들은 종종 모든 다중 상태 및 이들의 여백을 수용하도록 단일 비트 메모리들과 비교해 증가된다. 상응하게도, 판독 및 프로그래밍 동안 제어 게이트들에 인가된 전압들은 대응되게 증가되어, 보다 많은 프로그램 및 판독 교란을 초래한다.

이런 유형의 비휘발성 메모리들의 통상 동작은 이들을 재프로그래밍하기 이전에 메모리 셀들의 블럭들을 소거하는 것이다. 이후 블럭내의 셀들은 저장되는 입력 데이터로 표시되는 상태들로 소거되지 않고 개별적으로 프로그래밍된다. 프로그래밍은 통상적으로 개별적인 셀들이 이들의 의도된 레벨들에 도달했는지 결정하기 위해 이들의 개별 상태들의 판독 및 프로그래밍 전압 펄스들과 병렬로 다수의 메모리 셀들에 교류를 인가하는 것을 포함한다. 프로그래밍은 그 의도된 임계 레밸에 도달했는지 검증되는 임의의 셀에 대해 정지되지만 병렬로 프로그래밍되는 다른 셀들의 프로그래밍은 모든 이런 셀들이 프로그래밍될 때까지 계속된다. 기억 요소당 기억 상태의 갯수가 증가될 때, 프로그래밍을 이행하기 위한 시간은 일반적으로 개별적인 상태들을 위한 보다 작은 전압 범위가 보다 정밀한 프로그래밍을 요구하기 때문에 증가될 것이다. 이것은 메모리 시스템의 성능에 크게 악영향을 미칠 수 있다.

다중 상태 작동으로 초래되는 보다 협소한 범위의 한정된 부동 게이트 기억 레벨들은 제1그룹의 기억 요소들의 감도 레벨을 나중에 프로그래밍된 제2그룹의 인접 기억 요소들에 저장된 전하량까지 증가시킨다. 예를 들어, 제1그룹이 판독될 때, 제2그룹의 전하가 제1그룹의 상태들 판독에서 오류를 유발시킬 수 있다. 인접 메모리 요소들로부터 결합된 필드는 기억된 데이터 그룹의 적어도 일부 비트들의 오류 판독을 유발하기에 충분한 양을 판독중인 명백한 상태를 시프트시킬 수 있다. 에러 비트들의 갯수가 에러 보정 코드(ECC)의 용량내에서 유지되는 경우, 에러들이 보정되지만, 에러들의 갯수가 통상적으로 그것보다 크다면, 일부 다른 구조 및/또는 작동 기술(들)이 채용될 필요가 있다. 상기 미국 특허 제5,867,429호에 개시된 기술들이 다수의 어레이들에 적절하지만, 비휘발성 메모리들에서 판독 및 기록 교란을 보상하기 위해 추가적인 기술들을 제공하는 것은 바람직하다.

발명의 요약

본 발명은 각 블럭이 열 디코더 영역에 저장하기 위해 동일한 워드 라인들을 공유하는 다수의 부분들로 분할되지만 독립적으로 판독 또는 프로그래밍될 수 있는 다수의 소거 유닛들 또는 블럭들을 가지는 비휘발성 메모리를 제공한다. 실시예는 각각 512바이트 데이터의 하나 이상의 표준 페이지(데이터 전송 단위) 크기들을 수용할, 좌측 절반(left half) 및 우측 절반(right half)으로 구성된 블럭들을 가진다. 실시예에서, 블럭의 좌 및 우측 부분들은 별개의 소스 라인들, 및 소스 및 드레인의 별도의 선택 라인들을 가진다. 예를 들어, 좌측부의 프로그래밍 또는 판독 동안, 우측부는 데이터 교란을 감소시키기 위해 채널 부스팅(boosting)을 생성하도록 바이어스될 수 있다. 변형 세트의 실시예들에 있어, 부분들은 별도의 웰 구조체(well structure)를 가질 수 있다.

판독 및 기록 처리들 모두에서 교란의 크기를 감소시키기 위해, 본 발명은 비선택된 부분의 채널의 표면을 상승시킨다(boost). 실시예에서, 초기 전압이 채널에 제공되고, 그 이후에 선택 게이트 트랜지스터들이 누설 경로를 컷어프시킬 것이 고 채널을 플로팅(floaing)시키고, 이어서 제어 게이트 전압을 램핑업(ramping up)시키며 차후 작동으로 기판 채널을 상승시킨다. 어레이 블럭의 선택되고 비선택된 부분들이 독립적으로 바이어스되도록, 각각의 부분이 독립적으로 제어가능한 선택 게이트 트랜지스터들 및 소스 라인들을 가진다.

본 발명의 추가적인 양태, 특징 및 장점들은 그 기술이 첨부된 도면들과 관련하여 취해져야하는 실시예들의 이하 기술들에 포함되어 있다.

도1-8을 참고하면, 본 발명의 다양한 양태들이 구현되는 특정 비휘발성 메모리 시스템이 특정 실시예들을 제공하기 위하여 기술되고 있다. 판독 및 기록 처리 둘 모두에서 교란의 크기를 감소시키기 위해, 본 발명은 채널의 표면을 상승시킨다. 실시예에서, 초기 전압이 채널에 제공되고 그 이후에 선택 게이트 트랜지스터들이 누설 경로를 컷어프(cut off)시킬 것이고 채널을 부동(floating)시키고, 이어서 제어 게이트 전압을 램핑업시키며 차후 작동으로 기판 채널을 부양시킨다. 어레이 블럭의 선택되고 비선택된 부분들이 독립적으로 바이어스되도록, 각각의 부분이 독립적으로 제어가능한 선택 게이트 트랜지스터들 및 소스 라인들을 가진다. 다양하게도, 별도의 부분들은, 이것이 공간 요구를 증가시키지만, 이들의 자체 웰 구조체들을 가질 수 있다.

어레이는 블럭 크기(소거의 단위) 이하인 페이지 크기(데이터 전송의 단위)를 수용하도록 임의 갯수의 부분들로 세분될 수 있다. 페이지 크기는 통상적으로 호스트 시스템에 의해 결정되며 편이성을 위해 상대적으로 작다. 공간 사용을 개선 시키기 위해, 이것이 성분들의 갯수 및 이들의 상응하는 공간 요구를 절약할 수 있지만, 블럭 크기가 증가되는 경향이 있다. 예를 들어, 열 디코더들에 필요한 공간은 다중 페이지들에 대해 동일한 워드 라인들을 사용함으로써 절약될 수 있다. 열은 개별적으로 제어가능한 드레인 및 소스 선택 게이트 및 소스 라인들을 가지는 각 부분을 구비한 페이지 크기를 기반한 부분들로 분할된다. 웰은 비록 공간이 보다 작은 소거 블럭을 갖도록 허용되는 경우 그것이 또한 작은 부분으로 분할될 수 있지만, 레이아웃 공간을 절약하도록 분리될 수는 없다.

도1은 플래시 메모리 시스템의 블럭도이다. 매트릭스로 배열된 다수의 기억 장치(M)들을 포함하는 메모리 셀 어레이(1)는 행 제어 회로(2), 열 제어 회로(3), c-소스 제어회로(4) 및 c-p-웰 제어 회로(5)에 의해 제어된다. 행 제어회로(2)는 메모리 셀(M)들에 저장된 데이터를 판독하고, 프로그램 작동 동안 메모리 셀(M)들의 상태를 결정하고, 프로그래밍을 촉진시키거나 또는 프로그래밍을 금지하기 위해 비트 라인(BL)들의 전위 레벨들을 제어하도록 메모리 셀 어레이(1)의 비트 라인(BL)들에 연결된다. 열 제어 회로(3)는 워드 라인(WL)들 중 하나를 선택하고, 판독 전압들을 인가하며, 행 제어 회로(2)에 의해 제어된 비트 라인 전위 레벨과 결합된 프로그램 전압들을 인가하고, 메모리 셀(M)들이 형성되는 p-형 영역(도3에서 "c-p-웰"(11)로 명칭된)과 결합된 소거 전압을 인가하기 위해 워드 라인(WL)들에 연결된다. c-소스 제어 회로(4)는 메모리 셀(M)들에 연결된 공통 소스 라인(도2b에서 "c-소스"로 명칭됨)을 제어한다. c-p-웰 제어 회로(5)는 c-p-웰들의 전압을 제어한다.

메모리 셀(M)들에 저장된 데이터는 행 제어 회로(2)에 의해 판독되고 I/O 라인 및 데이터 입력/출력 버퍼(6)를 통해 외부 I/O 라인들에 출력된다. 메모리 셀들에 저장될 프로그램 데이터는 외부 I/O 라인들을 통해 데이터 입력/출력 버퍼(6)에 입력되고 행 제어 회로(2)에 전송된다. 외부 I/O 라인들은 제어기(20)에 연결되어 있다. 데이터 입력/출력 회로(6)에 사용될 수 있는 감지용 다양한 구현체들이 본문에 참고로 인용되는, 2002년 1월 18일자, 니마 목헬시(Nima Mokhlesi), 다니엘 씨. 거터맨(Daniel C. Guterman), 및 지오프 곤거(Geoff Gongwer)에 의해 "Noise Reduction Technique For Transistors and Small Devices Utilizing an Episodic Agitation"으로 명칭된 미국 특허에 개시되어 있다.

플래시 메모리 장치를 제어하기 위한 명령 데이터는 제어기(20)와 연결되어 있는 외부 제어 라인들에 연결된 명령어 인터페이스부에 입력된다. 명령 데이터는 어느 작동 플래시 메모리가 요청되는지를 통보한다. 입력 명령어가 행 제어 회로(2), 열 제어회로(3), c-소스 제어 회로(4), c-p-웰 제어 회로(5) 및 데이터 입력/출력 버퍼(6)를 제어하는 상태 머신(8)에 전송된다. 상태 머신(8)은 READY/BUSY 또는 PASS/FAIL 같은, 플래시 메모리의 상태 데이터를 출력할 수 있다.

제어기(20)는 퍼스널 컴퓨터, 디지털 카메라, 또는 휴대용 단말기(PDA) 같은 호스트 시스템에 연결되거나 또는 연결가능하다. 그것은 데이터를 메모리 어레이(1)에 또는 그것으로부터 저장 또는 판독하는 것 같은 명령어들을 초기화하는 호스트이며 그러한 데이터를 각각 제공하거나 또는 수신한다. 제어기는 그러한 명령어들을 명령 회로(7)들에 의해 해석되고 실행될 수 있는 명령어 신호들로 변환 한다. 제어기는 또한 통상적으로 메모리 어레이로부터 판독되거나 또는 그곳에 기록되는 사용자 데이터를 위한 버퍼 메모리를 포함한다. 통상적인 메모리 시스템은 제어기(20), 및 메모리 어레이 및 그 관련 제어부, 입력/출력 및 상태 머신 회로들을 각각 포함하는 하나 이상의 집적 회로 칩(22)들을 구비하는 하나의 집적회로 칩(21)을 포함한다. 물론, 하나 이상의 집적회로 칩들에 시스템의 제어기 회로들 및 메모리 어레이를 함께 통합하는 것이 경향이다. 메모리 시스템은 호스트 시스템의 일부로서 내장될 수 있고 호스트 시스템들의 결합 소켓으로 제거가능하게 삽입가능한 메모리 카드에 포함될 수 있다. 그러한 카드는 전체 메모리 시스템을 포함할 수 있고 관련 주변 회로들을 갖는 제어기 및 메모리 어레이는 별개의 카드들에 구비될 수 있다.

도2a 및 2b를 참고하면, 메모리 셀 어레이(1)의 실시예 구조가 기술되어 있다. NAND 타입의 플래시 EEPROM이 실예로서 개시되어 있다. 메모리 셀(M)들은 특정 실시예로서 1024개의 다수의 블럭들로 분할될 수 있다. 각 블럭에 저장된 데이터는 동시에 소거된다. 그러므로, 블럭은 동시에 소거가능한 다수의 셀들의 최소 단위이다. 각 블럭에서, N=행들(columns), 실시예로, 좌측 행들 및 우측 행들로 분리되는 N=8,512가 존재한다. 비트라인들은 또한 좌측 비트 라인(BLL) 및 우측 비트 라인들(BLR)로 분리된다. 각각의 게이트 전극에서 워드 라인들(WL0 내지 WL15)에 연결된 16개의 메모리 셀들은 NAND 셀 유닛을 형성하기 위해 직렬로 연결되어 있다. NAND 셀 유닛의 한 단자는 게이트 전극이 제1(드레인) 선택 게이트 라인(SGD)에 연결되는 제1 선택 트랜지스터(S)를 통해 상응하는 비트 라인(BL)에 연결되고 다른 단자는 게이트 전극이 제1 선택 게이트 라인(SGS)에 연결되는 제2(소스)선택 트랜지스터(S)를 통해 c-소스에 연결된다. 16개의 부동 게이트 트랜지스터들이 비록 단순성을 위해 각각의 셀 유닛에 포함된 것으로 도시되었지만, 4,8, 또는 32 같은 다른 갯수의 트랜지스터도 사용된다.

도 2b의 구조체는 블럭이 교번하는 짝수 및 홀수 비트 라인들보다는 오히려 좌 및 후측 절반부들로 세분된 그것의 행들을 가지는, 상기 참고로 인용되는, 2001년 6월 27자의 미국 특허 제09/893,277호에 개시되어 제공되는 어레이와는 상이한다. 보다 일반적으로는, 두 개 이상의 그러한 부분들이 존재될 수 있지만, 두 절반부들로의 분할은 본 발명의 주요 양태들을 보다 용이하게 예시할 것이다. 좌 및 우 행들은 별개 세트의 제1선택 게이트 라인들(SGDL 및 SGSR, 각각), 제2 선택 게이트 라인들(SGSL 및 SGSR,각각)을 가진다. 좌 및 우 선택 게이트들의 레벨들은 도1의 열 제어 회로(3)에 의해 독립적으로 제어될 수 있다. 좌 및 우측면들은 도1의 C-소스 제어 회로(4)에 의해 독립적으로 제어될 수 있는 또한 별개의 소스 라인들(각각, C-소스L 및 C-소스R)을 가진다.

실시예들의 변형 세트에 있어, 좌 및 우 측면들은 추가적으로 독립 웰 구조체들을 가질 수 있다. 도2b는 또한 그러한 별도의 웰 구조체들 상에 각각 형성되어, 전압 레벨이 도1의 c-p-웰 제어 회로(5)에 의해 독립적으로 설정되게 하는 어레이의 좌 및 우 측면들을 도시한다. 보다 다양하게도, 이것은 블럭의 모든 부분들 이하의 보조 블럭의 소거를 허용할 수 있다.

블럭의 좌 및 우 부분들 중 선택된 하나의 데이터를 판독 또는 기록할 때, 각 부분에 대한 선택 게이트 라인들 및 소스 라인들( 및 가능하게는 독립적으로 제어가능한 웰)의 독립적으로 제어가능한 세트를 도입하는 것은, 이하 보다 상세히 기술되는 바와 같이, 비 선택된 부분의 교란의 수가 감소되는 것을 허용한다. 보다 일반적으로는, 블럭이 소스 라인들 및 선택 게이트들의 세트들을 각각 갖는 두개 이상의 섹션들로 구성될 수 있어, 판독 또는 기록 처리에서 비 선택된 섹션들이, 이들이 이런 비선택된 섹션들에서 교란을 감소시키기 위하여 워드 라인들을 공유하는 선택된 섹션과 다르게 바이어스될 수 있게 한다. 섹션의 크기(즉, 행들의 갯수 또는 N값)는 일반적으로 호스트와 메모리 시스템 사이의 데이터 전송을 위해 용이하거나 또는 표준화된 "페이지" 크기의 선택시 사용자 선호에 기초할 것이다. 다수의 섹션들이 워드 라인들을 공유하도록 허용하는 것은 이들이 열 제어 회로들을 공유하는 것을 허용하고 결과적으로 메모리 회로의 공간 절약을 초래한다.

도2b의 어레이를 좌 및 우 절반부로 분할하는 것은 미국 특허 제09/893,277호에 기술된, 인터리브된, 홀수 페이지/짝수 페이지 배열과 비교될 때 절반부들의 비트라인들 사이에서 용량성 커플링을 감소시킨다. 이곳에 기술된 바와 같이, 짝수 페이지가 프로그래밍된 이후에, 홀수 페이지가 프로그래밍된다. 각각의 짝수 비트 라인들이 그것이 용량적으로 결합되는 한쌍의 홀수 비트 라인들 사이에 위치되는 경우, 홀수 페이지의 프로그래밍이 짝수 페이지 비트 라인들 상에 셀들의 임계 전압들을 크게 영향을 미치게할 수 있다. 본 발명의 다양한 양태들이 별개의 섹션들에 제공하는 개선된 제어에 부가하여, 블럭을 좌 및 우 절반부로 분할하는 것으로부터 초래되는 실질적 분리가 동일한 워드라인의 인접 페이지들 사이의 용량성 결 합을 크게 감소시킬 것이다.

실시예에 있어, 페이지 크기가 512 바이트이고, 그것은 동일한 워드라인상의 셀 갯수들보다 작다. 이런 페이지 크기는 사용자 선호와 협약에 기초한다. 워드 라인 크기가 셀의 일페이지 이상의 가치와 상응하도록 허용하는 것은 데이터의 다른 페이지 가치가 디코더들을 공유할 수 있기 때문에 X-디코더(열 제어 회로(3)) 공간을 절약한다.

사용자 데이터 판독 및 프로그래밍 작동 중에, N=4,256 셀들(M)이 동시에 이 실시예에서 선택된다. 선택된 셀(M)들은 동일한 워드 라인(WL), 예를 들어, WL2 및 동일한 종류의 비트 라인(BL), 예를 들어, 좌측 비트 라인들, BLL0 내지 BLL4255를 가진다. 그러므로 532바이트의 데이터는 동시에 판독 또는 프로그래밍될 수 있다. 이렇게 동시에 판독 또는 프로그래밍된 532B 데이터는 동시에 논리적으로 "페이지"를 형성한다. 그러므로, 한 블럭은 적어도 8개의 페이지들을 저장할 수 있다. 각각의 메모리 셀(M)이 두 비트의 데이터를 저장할 때, 이른바 다-레벨(multi-level) 셀, 한 블럭은 셀 기억장치 당 두 비트의 경우에 16 페이지들을 저장한다. 이런 실시예에서, 각각의 메모리 셀들의 기억 요소는, 이 경우에는 각각의 메모리 셀들의 부동 게이트가 두 비트의 사용자 데이터를 저장한다.

도3은 비트라인(BL)의 방향으로, 도2b에 개략적으로 도시된 유형의 NAND 셀 유닛의 단면도를 도시한다. p-형 반도체 기판(9)의 표면에서, p-형 영역 c-p-웰(11)이 형성되는데, 각각의 좌 및 우 c-p-웰들은 p-형 기판으로부터 c-p-웰들을 전기적으로 절연시키기 위해 n-형 영역(10)으로 감싸진다. n-형 영역(10)은 제1 접촉 홀(CB) 및 n-형 확산 층(12)을 통해 제1 금속(M0)으로 제조된 c-p-웰 라인에 연결된다. p-형 영역 c-p-웰(11)은 또한 제1 접촉 홀(CB) 및 p-형 확산 층(13)을 통해 c-p-웰 라인에 연결된다. c-p-웰 라인은 c-p-웰 제어 회로(5)(도1)에 연결된다.

실시예는 각각의 메모리 셀이 그 셀에 기억되는 데이터에 상응하는 전하의 량을 저장하는 부동 게이트(FG), 게이트 전극을 형성하는 워드 라인(WL), 및 p-형 확산 층(12)으로 제조된 드레인 및 소스 전극들을 가지는 플래시 EEPROM기억 장치를 사용한다. 부동 게이트(FG)는 터널 산화물 필름(14)을 통해 c-p-웰의 표면에 형성된다. 워드 라인(WL)은 절연체 필름(15)을 통해 부동 게이트(FG)에 적층된다. 소스 전극은 제2 선택 트랜지스터(S) 및 제1 접촉 홀(CB)을 통해 제1 금속(M0)으로 제조된 공통 소스 라인(c-소스)에 연결된다. 공통 소스 라인은 c-소스 제어 회로(4)에 연결된다. 드레인 전극은 제1선택 트랜지스터(S), 제1접촉홀(CB), 제1금속(M0)의 중간 배선 및 제2 접촉 홀(V1)을 통해 제2금속(M1)으로 제조된 비트 라인(BL)에 연결된다. 비트라인은 행 제어 회로(2)에 연결된다.

도4 및 5는 메모리 셀(도3의 단면 4-4) 및 선택 트랜지스터(도3의 단면 5-5), 각각의 단면도를 워드라인(WL2)의 방향으로 도시한다. 각각의 행은 기판에 형성되고 얕은 트렌치 절연체(STI:shallow trench isolation)로 공지된, 절연 물질로 충전된 트렌치에 의해 인접 행들과 절연된다. 부동 게이트(FG)들은 STI 및 절연체 필름(15)과 워드 라인(WL)에 의해 상호 절연된다. 현재, 부동 게이트(FG)들 사이의 공간이 0.1um 이하로 되고 부동 게이트들 사이의 용량성 결합이 증가된다. 선택 트 랜지스터(S)의 게이트 전극(SG)이 부동 게이트(FG) 및 워드 라인(WL)과 동일한 형성 처리 단계들로 형성되기 때문에, 그것은 적층된 게이트 구조를 보인다. 이런 두 개의 선택 게이트 라인(SG)들은 라인의 끝에서 분기(shunted)된다.

도 6 및 7은 메모리 셀 어레이(1)를 작동시키기 위해 인가된 전압들을 요약하고 있다. 프로그램 및 판독/검증 처리들에 선택된 워드 라인에 사용된 특정 전압 값들은 본문에 참고로 인용되는, 2001년 6월 27일자의 미국 특허 일련번호 제09/893,277호에 보다 완전히 기술되어 있다. 이하 논의는 좌측 섹션에 상응하는, 워드 라인"WL8" 및 "BLL"의 비트 라인들이 판독 및 프로그래밍을 위해 선택되는 경우를 사용한다. 일반적으로는, 판독 및 프로그래밍이 WL0에서 시작해 WL15로 계속되는 순서를 사용한다.

실시예에서, 블럭내 메모리 셀들의 좌 및 우 세트들은 동일한 처리에서 함께 소거된다. 비트 라인들(BL), 선택 라인들(SGDL,SGDR,SGSL,SGSR) 및 소스 라인들(C-소스L, C-소스R)이 부동 상태로 되지만 c-p-웰을 소거 전압, 예를 들어 20V의 V_ERASE까지 상승시키고 선택된 블럭의 워드 라인들(WL)을 접지시킴으로써, 선택된 블럭의 데이터가 소거된다. 비선택된 블럭들의 워드 라인들(WL), 선택 라인들(SGDL, SGDR, SGSL, SGSR) 및 c-소스는 부동게이트에 제공되고, 이들은 또한 c-p-웰들을 갖는 용량성 결합 때문에 거의 20V까지 상승된다. 그러므로, 강한 전기장이 선택 메모리 셀(M)들의 터널 산화물 막(14)들(도4 및 5)에만 인가되고 선택 메모리 셀들의 데이터는 터널 전류가 터널 산화물 막(14)을 가로질러 흐름으로써 소거된다. 소거된 셀 은 가능한 프로그래밍 상태들 중 하나로 취해질 수 있다.

프로그래밍 작동 중에 부동 게이트(FG)에 전자들을 저장하기 위하여, 선택된 워드 라인(WL8)이 프로그램 펄스(V_pgm)에 연결되고 선택된 비트 라인(BLL)들은 접지된다. 다른 한편, 프로그래밍이 발생하지 않는 메모리 셀(M)들에서 프로그램을 금지하기 위하여, 상응하는 비트 라인(BLL)들이 파워 서플라이의 V_dd, 예를 들어 3V에 연결된다. 비선택된 우측의 비트 라인(BLR)들이 또한 이하 기술되는 바와 같이 상승된다. 인접되지 않은 비선택 워드 라인(WL0-WL6 및 WL10-WL15)들은 통과 전압 V_pass, 예를 들어 10V에 연결된다. 제1선택 게이트(SGDL)는 외부 전원 또는 내부 안정화 전원으로부터의 하이 로직 레벨, V_dd에 연결되고 제2 선택 게이트(SGSL)는 접지된다. 일 실시예에서, 인접 워드 라인들은 V_PASS로 설정된다. 다른 실시예들은 드레인 측의 인접 워드라인, WL9을 소거 영역 자기 부스트(erased area self boost)를 위한 V_PASS로 설정하고 두 인접 워드 라인들, WL9 및 WL7 모두를 국부 자기 부스트를 위해 접지로 설정한다. 결과적으로, 프로그램되는 메모리 셀(M)의 채널 전위가 0V로 설정된다. 프로그램 금지의 채널 전위는 워드 라인들(WL)과의 용량성 결합에 의해 풀업되는 채널 전위의 결과로서 약 6V까지 상승된다. 상기한 바와 같이, 강한 전기장이 프로그래밍동안 메모리 셀들(M)의 터널 산화물 막(14)에만 인가되고 터널 전류는 저장된 전하 레벨을 상승시키는 소거와 비교하여 역 방향으로 터널 산화물 막(14)을 가로질러 흐른다. C-소스L은 부스팅 이전에 채널의 초기 전압을 세 업하도록 하기 위해 V_dd로 설정될 수 있다.

별개 세트의 선택 게이트들 및 별개 소스 라인의 도입은 비선택된 섹션이 독립적으로 교란을 감소시키기 위해 바이어스되도록 하며, 그것은 연관된 고전압 때문에 판독 처리보다는 기록 처리에서 보다 발생할 수 있다. 그래서, 예를 들면, 좌측의 프로그래밍 동안, 우측이 채널 부스팅에 우수한 방식으로 바이어스 될 수 있다. 이런 기법의 특징은 세분화 제어 SGD 및 SGS를 좌측 세트 및 우측 세트, SGDL, SGDR, SDSL 및 SDSR로 분리시키는 것이다. 소스 라인들은 또한 좌측 및 우측 부분들, C-소스L 및 C-소스R로 분리된다.

비선택된 우측(BLR 및 C-소스R)의 비트 라인들 및 소스 라인들은 V_dd로 또는 그에 인접해서 설정된다. 결과적인 바이어싱은 좌측의 터널 산화물들을 가로지르는 전기장을 감소시킨다. SGDR 및 SGSR이 좌측 프로그래밍시 약 V_dd 레벨로 바이어스 되고, 우측 비트 및 소스 라인들이 또한 V_dd로 바이어스됨에 따라, 우수한 부스팅이 비선택된 우측에서 달성되고 프로그램 교란이 감소된다. 에너지를 절약하기 위해, 프로그램 금지 측(좌측)의 소스 및 비트 라인들은 부동되게 남겨질 수 있다.

도6b는 도6a가 참고로 도2b의 개략화된 어레이를 도시하는, 보다 상세한 프로그래밍 처리를 도시한다. 어레이의 좌측 및 우측 부분들의 독립성은 채널을 부스팅하기 위해 3단계 처리에 사용된다. 제1단계에서, 초기 전압이 채널에 제공된다. 이후 선택 트랜지스터(SGD, SGS)들이 채널 부동시키기 위해 누설 경로를 컷오프 시킨다. 세번째로, 제어 게이트 전압은 기판 채널이 연속 작동을 위해 부스팅되도록 램프업(ramped up)된다.

프로그램 작동에서, 선택된 워드 라인(sel WL)은 하이 프로그램 전압(V_PGM)으로 바이어스되고 비선택된 워드 라인(unsel WL)은 통과 전압(V_PASS)으로 바이어스되는데, 여기에서 특정 값들은 본문에 참고로 인용되는, 2001년 6월 27일자 미국 특허 일련번호 제09/893,277호에 보다 완전히 기술되어 있다. 다양하게는, 프로그래밍을 위해 선택된 워드 라인에 대해 비선택된 워드 라인들 중 하나 또는 둘 모두는 상기된 바와 같이 접지로 설정된다.

프로그래밍 페이지가 좌측 절반 어레이에 기록되는 것을 가정하면, 좌측 어레이는 드레인측의 비트 라인(BL)에 의해 초기에 부스트될 것이고: 셀을 프로그래밍하기 위해, 비트 라인은 접지로 설정되며, 채널 전압은 0V가 될 것이고:셀을 프로그램 금지시키기 위해, 비트 라인 전압은 V_dd로 미리 충전된다. 이것은 도6b의 상부 쌍의 라인(BL(좌측))들에 도시되며, 플랫 0 라인은 선택된 경우에 상응하고 V_dd라인은 비선택된 경우에 상응한다. 그래서, 부스트가 프로그램 금지 NAND 체인들에만 사용된다. 소스측은 SGS=0이기 때문에 부동된다. 어레이의 좌측에 프로그램하기 위해 "0"과 "1"의 혼합된 데이터 패턴을 가지는 경우, 하이(여기서는, "0") 상태로 프로그래밍될 필요가 있는 셀을 가지는 NAND-체인들은 0의 채널 전압을 가질 것이다. 역으로, 프로그래밍(여기서는 로우 또는 "1" 데이터)이 필요없는 셀을 가지는 NAND-체인들은 부스팅된 채널을 가질 것이다. 초기에는, 이런 채널이 V_dd-V_th의 값까 지 충전됨으로써 부스팅되는데, 여기에서, V_th는 트랜지스터 임계값이다. 비선택된 워드 라인들의 제어 게이트 전압이 램프 업됨에 따라, 채널은 V_PASS=10V인 경우 0.7×V_PASS=7V로 점차 부스팅되고 제어 게이트와 채널 사이의 결합비는 70%이다. 금지된 NAND-체인의 드레인측이 또한 BL=V_dd 이고 SGDL=V_dd로 부동된다. 이것은 7V까지 상승된 채널의 스트립을 가지는 기판을 초래하고 인접 스트립은 OV 채널 전압을 가질 수 있다. 다른 스트립들에서 상승된 전압들은 표면 반전 층에 존재하고 얇은 트렌치 절연체(STI) 영역에 의해 절연된다. 변형적으로, 에너지 소모를 감소시키기 위하여, 선택된 좌측 절반 어레이의 소스 및 비선택된 비트 라인들은 부스팅을 시작하기 위해 소정 전압을 초기에 제공할 수 있고 이후 노드들이 좌측 부동(left floating)될 수 있다.

어레이의 비 선택 부분들, 여기서는 우측 하프 어레이에 있어, 모든 NAND-체인은 상승된다. 우측 절반의 별개의 SGD 및 SGS를 사용하는 유연성은 보다 효과적인 부스팅 시퀀스를 허용한다. 채널의 초기 전압은 소스 라인(C-소스)에 의해 소스측으로부터 V_dd까지 충전된다. SGS는 초기에 전체 V_dd 전압이 통과되도록 하기 위해 V_SG(=4V, 이실시예에서)의 고전압 까지 상승되고 이후 소스측이 부동되도록 V_dd로 하강된다. 채널이 V_dd까지 상승된 이후에, 워드 라인 전압들이 상승되고 V_PASS 및 V_pgm은 이들 고 전압을 더 가지고 채널을 상승시킬 것이다. 드레인 측에 있어, 비트 라인은, 이 비트 라인들이 높은 관련 용량으로 기인된 고 전압들 까지 충전되도록 보다 강화되기 때문에, V_dd, 예를 들면 1.4볼트 이하의 값까지만 상승될 수 있다. 드레인측이 또한 부동되게 하기 위해서, SGDR이 BL 전압과 동일한 전압 레벨로 바이어스 된다.

다른 실시예에 있어서, 채널의 초기 전압이 비트 라인상의 드레인 측으로부터 셋업될 수 있다. 이러한 경우에, 타이밍 시퀀스가 BL(우측)을 V_dd까지 충전할 것이고 이후 BL 전압이 채널에 전달되도록 V_SGDR을 4V로 상승시킨다. SGDR 전압은 이후 비트 라인 측이 부동되도록 V_dd로 하강될 것이다. 그래서, BL(우측) 및 SGDL의 역할은 각각 C-소스L 및 SGSR로 스위칭된다. V_pgm 및 V_PASS의 고전압이 프로그래밍을 위해 워드 라인들에 인가된 이후에, 채널 표면 전압들은 약 6-8 볼트로 자체 상승될 것이다. 소스측 또는 드레인측으로부터 충전하기 위한 결정은 비트 라인들 및 소스 라인의 기생 용량의 평가에 기반될 수 있다. 부스팅을 준비하기 위하여 작은 용량 측을 충전하는 것이 일반적으로 선호된다. 블럭의 비선택된 부분들의 드레인 및 소스측 역할의 이런 반전이 또한 이하 기술되는 판독 처리에 사용될 수 있다.

좌 및 우측이 별도의 웰 구조체를 가질 때, c-p-웰 제어가 V_dd 같은, 일정 전압을 기록 처리의 시작부에서 비선택된 측 웰(이 실시예에서 우측)에 인가할 수 있다. 동시에, 비선택된 부분의 NAND 체인들의 드레인 및 소스 측 둘 모두는 부동되어야 한다. 이후 비선택된 웰이 부스팅을 달성하기 위해 결합(coupled up)될 것이다. 동일한 시퀀스가 프로그램 및 판독 작동을 위해 적용된다.

프로그래밍 전압(V_pgm)의 값은 크기가 증가하는 시리즈 펄스들일 수 있는데, 여기서, 일단 셀이 검증하면 그 크기는 상응하는 비트 라인의 전압을 증가시킴으로써 금지된다. 실시예의 프로그래밍 전압들 및 시퀀스의 보다 상세한 것은 상기 참고로 인용되는 2001년 6월 27일자 미국특허 제09/893,277호에 제공된다. 거기에 기술된 실시예에서, 각각의 기억 장치 또는 메모리 셀은 두 비트의 데이터를 저장할 수 있고 비트 라인들은 홀수 및 짝수 세트로 분할된다. 이런 방식으로, 주어진 워드 라인의 셀들에 대해, 짝수 및 홀수 비트 라인들 둘 모두는 두 페이지("상부" 및 "하부" 페이지)의 데이터를 각각 저장할 수 있다. 게이트들의 용량성 결합의 효과(유핀 효과)를 감소시키기 위하여, 프로그래밍 시퀀스는, 짝수 또는 홀수 행들이 셀 집단의 임계 전압들의 분산을 개선시키기 위해 이중 패스 프로그래밍, 예를 들어 오더들 (하부 짝수, 하부 짝수, 상부 짝수, 하부 짝수, 상부 짝수) 또는 (하부 짝수, 상부 짝수, 하부 홀수, 하부 짝수, 상부 짝수)을 수신하는 그곳에 기술되어 있다. 본 발명의 일 양태에 있어, 블럭의 좌 및 우측 부분들은 게이트의 용량성 결합(유핀 효과)이 감소되도록 이제 분리된다. 개별적으로 제어가능한 웰 구조체, 좌 및 우 절반부들에 선택 게이트 라인들 및 소스라인들를 가지는 다른 기술된 잇점들에 더하여, 두 절반부들의 분리가 제2 프로그래밍 통과 없이도 임계 값들의 보다 나은 분산을 허용한다. 예를 들어, 4페이지의 데이터가 워드 라인을 따라 프로그래밍되는 경우, 시퀀스(좌측 하부, 좌측 상부, 우측 하부, 우측 상부)는 이른바 좌측 하부 및 좌측 상부의 제2 통로를 제거함으로써 프로그램 속도 성능을 개선하 기 위해 사용될 수 있다.

판독 및 검증 작동에 있어서, 본 발명의 구조가 또한 판독 교란의 감소를 허용한다. 두개의 서브 블럭 실시예에서, 좌측이 다시 선택되고 감지(판독)된다. 우측은 NAND-체인이 격리되고 채널이 소정 비율의 V_READ 전압에 결합되기 때문에 채널에서 자체 상승된다. 이런 기법은 SGDL, SGDR, SDSL 및 SDSR을 위한 별개 세트의 선택된 게이트 제어 신호들을 다시 사용한다.

선택된 좌측에 있어서, 선택 게이트(SGDL 및 SGSL) 및 비선택된 워드 라인들(WL0-7 및 WL9-15)은 상응하는 트랜지스터들을 완전히 턴온시키고 이들을 통과 게이트로서 작동시키기 위해 V_SG 및 V_READ의 통과전압, 예를 들어, 4.5V를 판독하도록 각각 상승된다. 선택된 워드 라인(WL8)은 관련 메모리 셀의 임계 전압이 그러한 레벨에 도달했는지 결정하기 위하여 각각 판독 및 검증작동에 대해 규정되는 전압 레벨 V_CGR에 연결된다. 이런 실시예에서, V_CGR에 대한 값들은 데이터 의존적이며, 판독의 정확성을 보장하기 위해 다소 보다 높은 값들이 판독 작동에서 보다 검증 작동에 채용된다

선택된 비트 라인들(BLL)은 하이 레벨, 예를 들어, 0.7V로 미리 충전된다. 임계 전압이 판독 또는 검증 레벨 V_CGR 이상인 경우, 관련 비트 라인(BLL)의 전위 레벨은 비도전성 메모리 셀(M) 때문에 하이 레벨을 유지한다. 다른 한편으로, 임계 전압이 판독 또는 검증 레벨 이하인 경우, 관련 비트 라인(BLL)의 전위 레벨은 도 전성 메모리 셀(M) 때문에 예를 들어 0.1V 이하의 로우 레벨로 방전된다. V_CGR 및 다른 전압들에 대한 실예의 값들과 함께 판독 및 검증 작동의 보다 상세한 것들은 상기 참고로 인용된, 미국 특허 제09/893,277호에 기술되어 있다.

비선택된 우측에 있어, 비트 라인(BLR), 선택 게이트(SGSR,SGDR), 및 소스 라인(C-소스R)은 접지로 설정될 수 있다. 효과적인 부스팅을 위해, 바람직한 실시예는 도7a 및 7b와 관련하여 기술된 바와 같이, V_dd 전압으로 SGSR 및 소스라인을 바이어스 한다. 소스 라인이 분할되지 않을 때, c-소스가 두 측면들에서 동일하고 0볼트로 유지되지만 SGSR이 판독 작동에서 V_sg임에 따라, 비선택된 부분의 모든 NAND 체인들의 채널 전압은 0볼트로 유지될 것이고, 결과적으로 소스 라인들이 명백할 때 보다 큰 양의 교란을 초래한다.

도7b는 보다 상세하게 감지 처리를 도시하는데, 도7a는 참고를 위해 도2b의 단순화된 어레이를 도시한다. 프로그램 작동에 있어, 어레이의 좌 및 우 부분들의 독립성은 채널을 부스팅하기 위한 3 단계의 처리에 다시 사용된다. 제1단계에서, 초기 전압이 채널에 제공된다. 이후, 선택된 트랜지스터(SGD 및 SGS)들이 채널이 부동되도록 하기 위해 누설 경로를 컷오프시킨다. 세번째로, 제어 게이트 전압은 기판 채널이 차후 작동을 위해 부스트되도록 램프업된다.

판독 작동에 있어, 선택된 워드 라인(sel WL)은 판독 전압 레벨 V_cgr, 여기서는 0V 내지 3V 범위로 바이어스된다. 비선택된 WL은 감지 전류가 선택된 기억 장치 의 그것을 제외한 큰 저항 없이 NAND 체인을 따라 통과하도록, V_read, 예를 들어, 4-5V로 바이어스된다.

셀들이 감지되는 좌측 절반 어레이에 있어서, 선택 게이트(SGDL 및 SGSL)들은 이들이 완전히 턴온되도록 판독 전압 VREAD, 여기서는 4 내지 5볼트로 바이어스된다. 비트 라인 BL(좌측)은, 예를 들어, 0.5 내지 0.7볼트로 예비충전된다. 감지는 예비충전된 BL 전압들이 NAND 체인을 통해 방전될 때 이행되고: 도7b의 상단 라인은 선택된 트랜지스터가 완전히 오프되고 방전이 발생하지 않을 경우를 도시한다. 좌측 소스 라인은 접지, C-소스L=0로 된다. SGSL에 대한 파형은 점선으로 도시되며, 여기에서 전압은 워드 라인들과 동일한 시간에 상승하는 전체 라인(full line)에 더하여 비트 라인이 예비충전되는 것과 동시에 상승한다. 실선은 BL(좌측)을 예비충전하는 동안 NAND-체인이 ON되는 선택에 대한 것이지만, 점선은 BL(좌측)을 예비충전하는 동안 NAND-체인이 OFF되는 선택에 대한 것이다.

우측 어레이에 있어서, 셀들은 감지되지 않는다. 채널이 V_dd를 소스라인 C-소스R=V_dd로부터 채널로 전달하기 위하여 SGSR 전압을 V_sg까지 상승시킴으로써 V_dd로 초기에 다시 부스팅된다. 그 다음에 SGDR 전압은 채널이 부동되게 남겨두기 위해 V_dd로 하강된다. 드레인 측에 있어, SGDR=0V 및 BL=0V이고 이 측면이 또한 부동된다. 이런 바이어스 기법에 있어, 좌측 채널은 접지로되고 우측 채널은 판독 교란을 감소시키기 위해 2 내지 3V로 상승된다.

도8은 각각의 메모리 셀이 두 비트의 데이터를 저장하고 기억 레지스터들이 각각 좌와 우측 비트 라인 사이에 공유되는 실시예에 대한 도1의 행 제어 회로(2)의 일부를 도시한다. 각 쌍의 비트 라인들(BLL,BLR)은 각각 일 비트의 데이터를 기억할 수 있는 두 데이터 기억(DS1,DS2) 레지스터들을 포함하는 데이터 기억부(16)에 결합된다. 데이터 기억부(16)는 판독 또는 검증 작동 중에 선택된 비트 라인(BL)의 전위 레벨을 감지하여 바이너리 방식으로 데이터를 저장하고, 프로그램 작동에서 비트 라인 전압을 제어한다. 데이터 기억부(16)는 "LEFTBL" 및 "RIGHTBL"의 신호들 중 하나를 선택함으로써 선택된 비트 라인(BL)에 선택적으로 연결된다. 데이터 기억부(16)는 또한 판독 데이터를 출력하고 프로그램 데이터를 저장하기 위해 I/O 라인에 결합되어 있다. I/O 라인은 도1에 대하여 상기 기술된 바와 같이, 데이터 입력/출력 버퍼(6)에 연결되어 있다.

한 쌍의 비트 라인들이 레지스터들의 세트를 공유하는 도8의 배치는 이 레지스터들의 갯수 및 결과적으로 메모리 디바이스의 필요 공간을 감소시키고, 레지스터들의 그 자체 세트를 각 비트 라인에 제공하는 것이 종종 바람직하다. 이것은 사용자가 두 페이지의 데이터를 가지는 경우 두 측면이 함께 프로그램되도록 허용한다. 이런 기법은 사용자가 프로그램에 대한 대량의 데이터를 가지는 경우에 성능을 개선시킨다.

상기된 바와 같이, 지금까지 논의가 메모리 디바이스를 위한 부동 게이트 EEPROM 또는 FLASH 셀들 같은 전하 저장 장치를 사용하는 실시예들에 대해 주로 언급했지만, 그것은 DRAM 및 SRAM들을 포함하는 다른 실시예들에 적용될 수 있다. 개 별적인 기억 요소들이 어떻게 판독되고 기록되며 데이터를 저장하는지의 특징이 본 발명의 주요 양태들에 입력되지 않음에 따라, 본 발명의 다양한 양태들이 국한되지 않고, 서브 0.1um 트랜지스터들, 단일 전자 트랜지스터들, 유기/카본계 나노 트랜지스터들 및 분자 트랜지스터들을 포함하는 다른 메모리 타입들에 적용될 수 있다. 예를 들어, 본문에 모두 참고로 인용되는, 에이탠(Eitan)의 미국특허 제5,768,192호 및 사토(Sato) 등의 미국 특허 제4,630,086호에 각각 기술된 것들 같은 NROM 및 MNOS 셀들, 및 갤러거(Gallagher) 등의 미국 특허 제5,991,193호 및 시미즈(Shimizu) 등의 미국 특허 제5,892,706호에 각각 기술된 것 같은, 자기 RAM 및 FRAM 셀들이 또한 사용될 수 있다.

비록 본 발명의 다양한 양태들이 특정 실시예들과 관련하여 기술되었지만, 본 발명이 첨부된 청구항들의 전체 범위내에서 보호됨이 인지될 것이다.

Claims

비휘발성 메모리에 있어서,

기판 상에 형성된 복수의 기억 장치로서, 상기 기억 장치들은 제1 선택 트랜지스터와 제2 선택 트랜지스터 사이에 직렬로 연결된 다수의 기억 장치를 각각 포함하는 개개의 비트 라인을 따라 연결된 복수의 행(column)으로 배열되어, 상기 기억 장치들은 상응하는 수의 열(row)을 형성하고, 상기 행들은 복수의 별개 서브세트(subset)로 세분되는, 복수의 기억 장치;

각각의 워드 라인이 상응하는 열의 기억 요소들을 연결하는 다수의 워드 라인; 및

상기 선택 트랜지스터들에 연결된 바이어싱 회로(biasing circuitry)로서, 한 서브세트 내의 제1 선택 트랜지스터들의 게이트들 상의 전압 레벨은 나머지 서브세트 내의 상응하는 제1 선택 트랜지스터들의 게이트들 상의 전압 레벨과 무관하게 설정될 수 있고, 한 서브세트 내의 제2 선택 트랜지스터들의 게이트들 상의 전압 레벨은 나머지 서브세트 내의 상응하는 제2 선택 트랜지스터들의 게이트들 상의 전압 레벨과 무관하게 설정될 수 있는, 바이어싱 회로;

를 포함하는 것을 특징으로 하는 비휘발성 메모리.
제1항에 있어서, 각각의 상기 서브세트는 상기 기판의 별개의 인접 영역 상에 형성되는 것을 특징으로 하는 비휘발성 메모리.
제2항에 있어서, 상기 영역들은 상기 바이어싱 회로에 연결된 상응하는 웰 구조체(well structure) 상에 각각 형성되고, 여기서 한 영역 내의 웰 구조체의 전압 레벨은 나머지 영역 내의 웰 구조체의 전압 레벨과 무관하게 설정될 수 있는 것을 특징으로 하는 비휘발성 메모리.
제1항에 있어서, 각각의 서브세트의 비트 라인들의 소스 측은 상기 바이어싱 회로에 연결된 상응하는 공통 소스 라인에 연결되고, 여기서 한 서브세트의 공통 소스 라인 상의 전압 레벨은 나머지 서브세트의 공통 소스 라인 상의 전압 레벨과 무관하게 설정될 수 있는 것을 특징으로 하는 비휘발성 메모리.
제4항에 있어서, 상기 기억 장치들은 부동 게이트 메모리 셀들을 포함하고 상기 워드 라인들은 각각의 열의 메모리 셀들의 제어 게이트들에 연결되는 것을 특징으로 하는 비휘발성 메모리.
제4항에 있어서, 상기 기억 장치들은 다중상태(multi-state) 기억 장치들인 것을 특징으로 하는 비휘발성 메모리.
제4항에 있어서, 상기 비휘발성 메모리는 상기 복수의 기억 장치에 결합된 소거 회로를 더 포함하고, 상기 복수의 기억 장치 내의 기억 장치의 수는 비휘발성 메모리의 소거 장치의 크기에 상응하는 것을 특징으로 하는 비휘발성 메모리.
제7항에 있어서, 각각의 상기 서브세트 내의 행의 수는 상기 비휘발성 메모리와 상기 비휘발성 메모리가 연결되는 호스트 사이의 데이터 전송 단위의 크기에 기초하는 것을 특징으로 하는 비휘발성 메모리.
제1항에 있어서, 상기 비휘발성 메모리는,

판독 처리에서 상기 워드 라인들 상의 전압 레벨들을 설정하기 위해 상기 워드 라인들에 연결된 판독 회로; 및

판독 처리 동안 레지스터가 연결되는 행의 기억 요소로부터의 데이터 내용을 저장하기 위해 상기 행들에 연결가능한 복수의 세트의 하나 이상의 판독 레지스터;

를 더 포함하는 것을 특징으로 하는 비휘발성 메모리.
제9항에 있어서, 각각의 행은 개개의 세트의 하나 이상의 판독 레지스터를 가지는 것을 특징으로 하는 비휘발성 메모리.
제9항에 있어서, 각각의 세트의 하나 이상의 판독 레지스터는 복수의 행에 연결가능한 것을 특징으로 하는 비휘발성 메모리.
제9항에 있어서, 상기 비휘발성 메모리는,

기록 처리에서 상기 워드 라인들 상의 전압 레벨들을 설정하기 위해 상기 워드 라인들에 연결된 프로그램 회로; 및

판독 처리 동안 레지스터가 연결되는 행의 기억 요소에 기록될 데이터 내용을 저장하기 위해 상기 행들에 연결가능한 복수의 세트의 하나 이상의 기록 레지스터;

를 더 포함하는 것을 특징으로 하는 비휘발성 메모리.
제12항에 있어서, 상기 판독 레지스터들은 상기 기록 레지스터들과 동일한 것을 특징으로 하는 비휘발성 메모리.
비휘발성 메모리를 동작시키는 방법으로서, 상기 비휘발성 메모리는 기판 상에 형성된 복수의 기억 장치를 포함하고, 상기 기억 장치들은 제1 선택 트랜지스터와 제2 선택 트랜지스터 사이에 직렬로 연결된 다수의 기억 장치를 각각 포함하는 개개의 비트 라인을 따라 연결된 복수의 행으로 배열되어, 상기 기억 장치들은 열을 형성하고, 각각의 열의 기억 요소들은 개개의 워드 라인에 의해 연결되고, 상기 행들은 복수의 별개 서브세트로 세분되며, 상기 방법은,

제1 서브세트 내의 제1 비트 라인의 드레인 측 상의 전압 레벨을 설정하는 단계;

상기 워드 라인들 상의 전압 레벨들을 설정하는 단계; 및

상기 제1 서브세트 및 제2 서브세트의 제1 및 제2 선택 트랜지스터들의 게이트들 상에 전압 레벨들을 동시에 설정하는 단계로서, 상기 제2 서브세트 내의 선택 트랜지스터들의 게이트들 상의 전압 레벨들은 상기 제1 서브세트 내의 선택 트랜지스터들의 게이트들 상의 전압 레벨들과 다른 단계;

를 포함하는 것을 특징으로 하는 비휘발성 메모리 동작 방법.
제14항에 있어서, 상기 제1 비트 라인의 드레인 측 상의 전압 레벨을 설정하는 단계 및 상기 선택 트랜지스터들의 게이트들 상의 전압 레벨들을 설정하는 단계는 상기 워드 라인들 상의 전압 레벨들을 설정하는 단계 전에 수행되는 것을 특징으로 하는 비휘발성 메모리 동작 방법.
제15항에 있어서, 상기 방법은 상기 워드 라인들에 연결된 판독 회로에 의해 상기 비휘발성 메모리의 기억 요소로부터 데이터 내용을 판독하는 판독 처리의 일부인 것을 특징으로 하는 비휘발성 메모리 동작 방법.
제16항에 있어서, 상기 제1 비트 라인의 드레인 측 상의 전압 레벨은 0.5 내지 0.7 볼트 범위의 값이고, 상기 워드 라인들 중 제1 워드 라인 상의 전압 레벨은 데이터 의존적이고 상기 워드 라인들 중 나머지 워드 라인 상의 전압 레벨은 4 내지 5 볼트 범위의 값인 것을 특징으로 하는 비휘발성 메모리 동작 방법.
제17항에 있어서, 상기 제1 서브세트의 행들의 소스 측은 그라운드로 설정되고, 상기 제2 서브세트의 행들의 소스 측은 하이 로직 레벨로 설정되는 것을 특징으로 하는 비휘발성 메모리 동작 방법.
제18항에 있어서, 상기 제1 서브세트의 드레인 측 선택 트랜지스터들의 게이트 상의 전압 레벨은 4 내지 5 볼트 범위의 값으로 설정되고, 상기 제2 서브세트의 드레인 측 선택 트랜지스터들의 게이트 상의 전압 레벨은 그라운드로 설정되고, 상기 제1 서브세트의 소스 측 선택 트랜지스터들의 게이트 상의 전압 레벨은 하이 로직 레벨로 설정되고, 상기 제2 서브세트의 소스 측 선택 트랜지스터들의 게이트 상의 전압 레벨은 처음에는 하이 로직 레벨보다 높은 값으로 설정되고 상기 워드 라인들 상의 전압 레벨들을 설정하는 것과 동시에 하이 로직 레벨로 낮아지는 것을 특징으로 하는 비휘발성 메모리 동작 방법.
제19항에 있어서, 상기 제2 서브세트 내의 비트 라인들의 드레인 측 상의 전압 레벨은 그라운드로 설정되는 것을 특징으로 하는 비휘발성 메모리 동작 방법.
제16항에 있어서, 상기 판독 처리는 검증 처리의 일부인 것을 특징으로 하는 비휘발성 메모리 동작 방법.
제15항에 있어서, 상기 방법은 상기 워드 라인들에 연결된 프로그램 회로에 의해 상기 비휘발성 메모리의 기억 요소에 데이터 내용을 기록하는 기록 처리의 일부인 것을 특징으로 하는 비휘발성 메모리 동작 방법.
제22항에 있어서, 상기 제1 비트 라인의 드레인 측 상의 전압 레벨은 그라운드로 설정되고, 상기 워드 라인들 중 제1 워드 라인 상에 설정된 전압 레벨은 프로그래밍 전압인 것을 특징으로 하는 비휘발성 메모리 동작 방법.
제23항에 있어서, 상기 제1 워드 라인에 인접하지 않은 열들의 워드 라인들 상의 전압 레벨은 8 내지 12 볼트 범위의 값으로 설정되는 것을 특징으로 하는 비휘발성 메모리 동작 방법.
제24항에 있어서, 상기 제1 워드 라인에 인접한 열들의 워드 라인들 상의 전압 레벨은 8 내지 12 볼트 범위의 값으로 설정되는 것을 특징으로 하는 비휘발성 메모리 동작 방법.
제24항에 있어서, 상기 제1 워드 라인에 인접한 제1 열의 워드 라인 상의 전압 레벨은 8 내지 12 볼트 범위의 값으로 설정되고, 상기 제1 워드 라인에 인접한 제2 열의 워드 라인 상의 전압 레벨은 그라운드로 설정되는 것을 특징으로 하는 비휘발성 메모리 동작 방법.
제24항에 있어서, 상기 제1 워드 라인에 인접한 열들의 워드 라인들 상의 전압 레벨은 그라운드로 설정되는 것을 특징으로 하는 비휘발성 메모리 동작 방법.
제23항에 있어서, 상기 제1 및 제2 서브세트들의 행들의 소스 측은 하이 로직 레벨로 설정되는 것을 특징으로 하는 비휘발성 메모리 동작 방법.
제28항에 있어서, 상기 제1 서브세트의 드레인 측 선택 트랜지스터들의 게이트 상의 전압 레벨은 하이 로직 레벨로 설정되고, 상기 제2 서브세트의 드레인 측 선택 트랜지스터들의 게이트 상의 전압 레벨은 하이 로직 레벨 이하의 값으로 설정되고, 상기 제1 서브세트의 소스 측 선택 트랜지스터들의 게이트 상의 전압 레벨은 처음에는 하이 로직 레벨보다 높은 값으로 설정되고 상기 워드 라인들 상의 전압 레벨들을 설정하는 것과 동시에 하이 로직 레벨로 낮아지는 것을 특징으로 하는 비휘발성 메모리 동작 방법.
제29항에 있어서, 상기 제2 서브세트 내의 비트 라인들의 드레인 측 상의 전압 레벨은 상기 제2 서브세트의 드레인 측 선택 트랜지스터들의 게이트 상의 전압 레벨과 동일한 값으로 설정되는 것을 특징으로 하는 비휘발성 메모리 동작 방법.
제23항에 있어서, 상기 제1 서브세트 내의 제2 비트 라인의 드레인 측 상의 전압 레벨은 하이 로직 레벨로 설정되는 것을 특징으로 하는 비휘발성 메모리 동작 방법.
제22항에 있어서, 상기 방법은, 상기 제1 서브세트의 비트 라인의 드레인 측 상의 전압 레벨을 설정하는 단계 및 상기 제1 및 제2 서브세트들의 제1 및 제2 선택 트랜지스터들의 게이트들 상에 전압 레벨들을 설정하는 단계 전에, 상기 제1 및 제2 서브세트들을 동시에 소거하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 동작 방법.
비휘발성 메모리에 있어서,

기판 상에 형성되고, 개개의 비트 라인을 따라 연결된 복수의 행(column)으로 배열되며, 하나 이상의 열(row)을 형성하는 복수의 기억 장치;

상기 기판 내의 복수의 웰 구조체로서, 상기 기억 장치들은 상기 웰 구조체들 상에 형성되는데, 상기 기억 장치들은 복수의 서브세트로 세분되고, 각 서브세트는 상기 웰 구조체들 중 상응하는 웰 구조체 상에 형성됨;

각각의 워드 라인이 각 열의 기억 요소들을 연결하는 복수의 워드 라인;

상기 기판에 접속되어 상기 웰 구조체들의 전압 레벨이 독립적으로 제어될 수 있게 하는 웰 제어 회로;

를 포함하는 것을 특징으로 하는 비휘발성 메모리.
제33항에 있어서, 상기 기억 장치들은 상기 기판 내의 상기 웰 구조체들을 통해 소거가능한 것을 특징으로 하는 비휘발성 메모리.
제34항에 있어서, 상기 서브세트들은 함께 소거되는 것을 특징으로 하는 비휘발성 메모리.
제33항에 있어서,

판독 프로세스에서 상기 워드 라인들 상에 전압 레벨들을 설정하기 위해 상기 워드 라인들에 접속된 판독 회로; 및

판독 프로세스 동안 판독 레지스터가 접속되는 행 내의 기억 요소로부터의 데이터 내용을 저장하기 위해 상기 행들에 접속가능한 하나 이상의 판독 레지스터의 복수의 세트;

를 더 포함하는 것을 특징으로 하는 비휘발성 메모리.
제36항에 있어서, 각각의 행은 하나 이상의 판독 레지스터의 각 세트를 갖는 것을 특징으로 하는 비휘발성 메모리.
제36항에 있어서, 하나 이상의 판독 레지스터의 각 세트는 복수의 행에 접속가능한 것을 특징으로 하는 비휘발성 메모리.
제36항에 있어서,

판독 프로세스에서 상기 워드 라인들 상에 전압 레벨들을 설정하기 위해 상기 워드 라인들에 접속된 프로그램 회로; 및

판독 프로세스 동안 기록 레지스터가 접속되는 행 내의 기억 요소에 기록될 데이터 내용을 저장하기 위해 상기 행들에 접속가능한 하나 이상의 기록 레지스터의 복수의 세트;

를 더 포함하는 것을 특징으로 하는 비휘발성 메모리.
제39항에 있어서, 상기 판독 레지스터들은 상기 기록 레지스터들과 동일한 것을 특징으로 하는 비휘발성 메모리.
제33항에 있어서, 상기 기억 장치들은 부동 게이트 메모리 셀들이고 상기 워드 라인들은 개별 열의 메모리 셀들의 제어 게이트들에 연결되는 것을 특징으로 하는 비휘발성 메모리.
제41항에 있어서, 상기 기억 장치들은 NAND 구조로 배열되는 것을 특징으로 하는 비휘발성 메모리.
제41항에 있어서, 상기 기억 장치들은 NOR 구조로 배열되는 것을 특징으로 하는 비휘발성 메모리.
제33항에 있어서, 각각의 기억 장치는 두 개보다 많은 데이터 상태를 기억할 수 있는 것을 특징으로 하는 비휘발성 메모리.
기판상에 형성되고 비트 라인들을 따라 연결된 다수의 행들로 배열되며 각 열의 기억 요소들을 연결하는 개별의 워드라인과 하나 이상의 열들을 형성하고, 상응하는 웰 구조체상에 각각 형성된 다수의 서브세트들로 세분되는, 다수의 기억 장치들을 포함하는 비휘발성 메모리를 작동시키는 방법에 있어서,

제1 서브세트들의 비트 라인상에 전압 레벨을 설정하는 단계;

제1 상기 워드 라인들상에 전압 레벨을 설정하는 단계;

제1 워드 라인들 상에 전압 레벨을 설정하는 상기 단계와 동시에 상기 제1 서브세트의 상기 웰 구조체에 전압 레벨을 설정하는 단계; 및

제1 워드 라인들상에 전압 레벨을 상기 설정하는 것과 동시에, 상기 제1 서브세트의 웰 구조체의 전압 레벨과는 상이한, 제2 서브세트의 웰 구조체의 전압 레벨을 설정하는 단계;

를 포함하는 것을 특징으로 하는 방법.
제45항에 있어서, 상기 방법은 상기 워드 라인들에 연결된 판독 회로에 의해 상기 비휘발성 메모리의 기억 요소로부터 데이터 내용을 판독하는 판독 처리의 일부인 것을 특징으로 하는 방법.
제46항에 있어서, 상기 비트 라인의 전압은 0.5 내지 0.7 볼트 범위의 값으로 예비 충전되고, 상기 제1 워드라인의 전압 레벨은 데이터 의존적인 것을 특징으로 하는 방법.
제47항에 있어서, 상기 제1서브세트의 상기 웰 구조체의 전압 레벨은 그라운드로 설정되는 것을 특징으로 하는 방법.
제48항에 있어서,

상기 제1 워드 라인 이외의 다른 워드 라인들 상에 전압 레벨을 설정하는 단계를 더 포함하되, 상기 다른 워드 라인들 상의 전압 레벨은 4 내지 5 볼트 범위의 값인 것을 특징으로 하는 방법.
제46항에 있어서, 상기 판독 처리는 검증 처리의 일부인 것을 특징으로 하는 방법.
제45항에 있어서, 상기 방법은 상기 워드 라인들에 연결된 프로그램 회로에 의해 상기 비휘발성 메모리의 기억 요소에 데이터 내용을 기록하는 기록 처리의 일부인 것을 특징으로 하는 방법.
제51항에 있어서, 상기 제1 워드라인상의 전압 레벨은 프로그래밍 전압이고, 상기 비트라인의 전압은 그라운드로 설정되는 것을 특징으로 하는 방법.
제52항에 있어서, 상기 제1 서브세트의 상기 웰 구조체의 전압 레벨은 그라운드로 설정되는 것을 특징으로 하는 방법.
제53항에 있어서, 상기 제1 워드라인에 인접한 제1 열의 상기 워드라인상의 전압 레벨은 그라운드로 설정되는 것을 특징으로 하는 방법.
제54항에 있어서, 상기 제1 워드라인에 인접한 제2 열의 워드라인상의 전압 레벨은 그라운드로 설정되는 것을 특징으로 하는 방법.
제54항에 있어서, 상기 제1워드라인에 인접한 제2열의 워드 라인상의 전압 레벨은 8 내지 12 볼트 범위의 값인 것을 특징으로 하는 방법.
제54항에 있어서, 상기 제1 워드라인에 비인접한 열들의 워드라인들 상의 전압 레벨은 8 내지 12 볼트 범위의 값인 것을 특징으로 하는 방법.
제51항에 있어서, 상기 제1서브세트의 비트 라인상에, 제1 워드라인 상에, 그리고 상기 제1 및 제2 서브세트들의 상기 웰 구조체에 전압을 세팅하기 이전에 상기 제1 및 제2 서브세트들을 동시에 소거하는 단계를 더 포함하는 것을 특징으로 하는 방법.