KR910004166B1 - 낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 - Google Patents

낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 Download PDF

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Abstract

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Description

낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치
제 1 도는 낸드쎌을 가지는 종래의 EEPROM 장치의 회로도.
제 2h는 본 발명에 따른 EEPROM 장치의 메모리쎌 어레이의 회로도.
제 3 도는 제 2 도의 메모리쎌 어레이의 레이아웃 배치도.
제 4 도는 본 발명에 사용된 메모리쎌의 단면도.
제5a 도 내지 제 5f 도는 본 발명의 메모리쎌 어레이의 각 제조공정을 보여주는 제 3 도의 라인 a-a'를 따라 취해진 단면도들.
본 발명은 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치에 관한 것으로, 특히 낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치에 관한 것이다.
전기적으로 소거 및 프로그램 가능한 독출전용 메모리(EEPROM)장치에서 가장 널리 사용되는 플로팅 게이트 EEPROM 쎌은 얇은 게이트 산화막을 통하여 전자의 턴넬링을 이용하는 것에 의해 데이터의 프로그램 및 소거를 할 수 있다. 그러한 종래의 EEPROM 쎌의 한비트는 입력어드레스에 따라 상기 비트를 선택하기 위한 선택트랜지스터와 선택시 프로그램 또는 소거 동작 모오드에 따라 전자를 흡입 또는 배출하기 위한 플로팅 게이트를 가지는 센스트랜지스터로 구성되어 있다. 그러한 EEPROM 쎌을 가지는 종래의 EEPROM 장치는 1바이트(8비트)로 프로그램, 소거 및 독출동작들이 행해질 수 있고 5볼트의 단원 전원으로 사용될 수 있다는 장점을 가지고 있다. 그러나 그러한 EEPROM쎌은 한비트당 2개의 트랜지스터를 사용하고 있기 때문에 고밀도 EEPROM 장치에서 그러한 쎌들을 사용하는 것은 칩의 크기 축소를 위해 바람직하지 못하다.
그러한 문제를 해결하기 위하여 낸드쎌(이하 메모리 스트링이라 칭함)을 가지는 EEPROM 장치가 1988 SYMPOSIUM ON VLSI CIRCUIT, DIGEST OF TECHNICAL PAPERS, 페이지 33-34에 개시되어 있다. 이 메모리 스트링들을 가지는 EEPROM 장치의 메모리의 일부분의 등가회로도가 제 1 도에 도시되어 있다. 상기 메모리 어레이(10)는 서로 평행한 열라인들로 표시된 다수의 비트라인들 BL1, BL2…과, 상기 비트라인들의 각각과 접지사이에 접속되고 서로 평행한 행들과 열들의 매트릭스 형식으로 배열된 다수의 메모리 스트링들 MS11, MS12…로 구성되어 있다. 메모리 스트링의 각각은 드레인이 대응하는 비트라인에 접속된 스트링 선택 모오스 트랜지스터 ST와, 소오스가 접지에 접지선택 모오스 트랜지스터 GT와, 상기 트랜지스터 ST의 소오스와 상기 트랜지스터 GT의 드레인 사이에 드레인-소오스 통로들이 직렬로 접속된 8비트의 플로팅 게이트 모오스 트랜지스터들 MC1-MC8로 구성되어 있다. 또한 스트링 선택 모오스 트랜지스터들 ST의 게이트들과, 플로팅 게이트 모오스 트랜지스터들 MC1-MC8의 각 제어게이트들과, 접지선택 모오스 트랜지스터들 GT의 게이트들은 각각 서로 평행한 행라인들인 스트링 선택라인 SSL1과 워드라인들 WL11-WL18과 접지 선택라인 GSL1에 접속되어 있다.
제 1 도를 참조하여 상기 EEPROM 장치의 동작모오드가 설명된다.
소거 동작은 모든 메모리쎌들이 일시에 소거되는 플래쉬 소거이다. 즉 트랜지스터들 ST와 GT를 턴온하기 위해 스트링 및 접지 선택라인들 SSL1과 GSL1에 5볼트를 인가하고 모든 워드라인들 WL11-WL18에 31볼트의 소거전압을 인가하고 비트라인들 BL1, BL2…을 접지하는 것에 의해 플래쉬 소거(flash erase)가 이루어진다. 그러한 전압들의 인가로 각 플로팅 게이트 트랜지스터는 드레인으로부터 플로팅 게이트로의 전자의 턴넬링에 의해 인한스먼트형의 모오스 트랜지스터로 소거된다.
프로그램 동작은 플래쉬 소저후 워드라인마다 행해진다. 예를들어 메모리 스트링 MS11내에 있는 메모리쎌 MC4의 프로그램을 설명한다. 스트링 선택라인 SSL1과 선택된 워드라인 WL14사이에 있는 비선택된 워드라인들(패스 워드라인들) WL11-WL13과 스트링 선택라인 SSL1에 20볼트의 패스전압을 인가하고, 워드라인들 WL14-WL18와 접지 선택라인 GSL1에 0볼트를 인가하며, 비트라인 BL1에 20볼트의 프로그램 전압을 인가하는 것에 의해 프로그램이 이루어진다. 비트라인 BL1에 인가된 상기 프로그램전압은 상기 메모리 스트링 MS11의 턴온된 스트링 선택 모오스 트랜지스터 ST와 플로팅 게이트 트랜지스터들 MC1-MC3를 통해 선택된 플로팅 게이트 트랜지스터 MC의 드레인에 전달된다.
그러면, 상기 트랜지스터 MC4의 플로팅 게이트로부터 드레인으로 전자의 턴넬링에 의해 상기 트랜지스터 MC4는 디플레숀 플로팅 게이트 모오스 트랜지스터로 프로그램된다. 메모리 스트링 MS11의 메모리쎌 MC4의 독출동작은 선택된 워드라인 WL14에 0볼트를 인가하고 스트링 및 접지 선택라인들 SSL1과 GSL1과 모든 비선택 워드라인 WL11-WL13와 WL15-WL18과 비트라인 BL1에 5볼트를 인가하는 것에 의해 행해진다. 상기 메모리쎌 MC4가 소거되어져 있었다면 상기 메모리쎌 MC4의 오프상태에 의해 비트라인 BL1으로 흐르는 전류는 없다. 그러나 상기 메모리쎌 MC4가 프로그램되어져 있었다면 상기 메모리쎌 MC4의 온 상태에 의해 비트라인 BL1상에 흐르는 전류가 있다. 그러므로 비트라인 BL1과 접속된 센스증폭기가 상기 비트라인 BL1에 흐르는 전류를 감지함으로써 선택된 메모리쎌 MC4의 데이터를 독출할수 있다.
이러한 EEPROM 장치는 하기의 문제점들을 가지고 있다. 프로그램 동작중 선택된 비트라인에 인가되는 높은 프로그램 전압(20볼트)을 선택된 매모리쎌의 드레인에 전달하기 위해 패스워드라인들과 접속된 메모리쎌들의 제어게이트들에 인가되는 패스전압(20볼트)이 모든 메모리쎌들의 소거에 요구되는 소거전압(13볼트)보다 훨씬 높기 때문에 패스워드라인들과 비선택 비트라인들에 연결된 모든 메모리쎌들이 자동적으로 소거 또는 과도하게 소거될 수 있다. 그러므로 쎌들 사이의 교란이 발생할 수 있다.
또다른 문제점은 각 메모리 스트링과 대응하는 비트라인 사이의 접속을 위한 큰 크기를 갖는 개구기가 필요하다. 비트라인들하부에 메모리 스트링들이 위치하면서 그러한 큰 면적을 가지는 개구는 횡방향으로 메모리 쎌들의 크기 축소에 제한을 준다. 그러므로 메모리 어레이의 크기축소가 제한된다.
따라서 본 발명의 목적은 고밀도 EEPROM 장치에 메모리 스트링들을 가지는 메모리 어레이장치를 제공함에 있다.
본 발명의 또다른 목적은 메모리쎌들간의 교란을 방지할 수 있는 EEPROM 장치를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명은 전기적으로 소거 및 프로그램 가능한 반도체 메모리 어레이에 있어서, 다수의 열라인들을 가지며, 상기 열라인들과 수직한 다수의 기준전원선들을 가지며, 상기 각 열라인의 양측에서 각각 일열로 배열되고 서로 인접한 상기 기준전원선들 사이에서 한쌍의 상,하의 행으로 배열된 다수의 메모리 스트링들을 가지며, 상기 각 열라인의 일측에 있는 상하 메모리 스트링 등의 각각은 드레인과 소오스와 게이트를 가지는 제 1 트랜지스터와 드레인과 소오스와 플로팅 게이트와 제어 게이트를 가지는 다수의 플로팅 게이트 트랜지스터들을 가지며, 상기 제 1 트랜지스터와 상기 플로팅 게이트 트랜지스터의 드레인-소오스 통로들은 직렬로 접속되어 있으며, 상기 각 열라인의 반대측에 있는 상,하 메모리 스트링들의 각각은 드레인과 소오스와 게이트를 가지는 제 2 트랜지스터와 다수의 플로팅 게이트 트랜지스터들을 가지며, 상기 제 2 트랜지스터와 상기 플로팅 게이트 트랜지스터들의 드레인-소오스 통로들은 직렬로 접속되어 있으며, 상기 제 1 및 제 2 트랜지스터들과 상기 플로팅게이트 트랜지스터들은 행과 열의 하나의 어레이로 배열되고, 상기 상부메모리 스트링에 있는 제 1 및 제 2 트랜지스터들과 플로팅 게이트 트랜지스터들의 게이트들과 상기 하부메모리 스트링에 있는 제 1 및 제 2 트랜지스터들과 플로팅게이트 트랜지스터들의 게이트들은 제 1 및 제 2 선택라인들, 각각의 다른 상부 워드라인들, 제 3 및 제 4 선택라인들 그리고 각각의 다른 하부워드라인들에 각각 접속되어 있으며, 상기 제 1 및 제 2 트랜지스터들의 드레인들을 하나의 접촉개구를 통해 상기 열라인에 연결하는 수단을 가지며, 상기 상부메모리 스트링들의 상기 각 직렬 접속의 타단을 상기 상부메모리 스트링들에 인접한 기준전원선에 접속하는 수단을 가지며, 그리고 상기 하부메모리 스트링들의 상기 각 직렬 접속의 타단을 상기 하부메모리 스트링들에 인접한 기준전원선에 접속하는 수단을 가짐을 특징으로 한다.
또한 본 발명은, 행과 열로 배열된 다수의 메모리 스트링을 가지며, 상기 각 메모리 스트링은 제 1 모스트랜지스터와 다수의 플로팅게이트 모스 트랜지스터들을 가지며, 상기 플로팅 게이트 모오스 트랜지스터의 드레인-소스 통로는 상기 제 1 트랜지스터의 소스와 소정의 기준 전원선 사이에 직렬로 접속되고, 상기 제 1 트랜지스터의 드레인은 그에 상당하는 열라인에 접속되며 각각의 동일행에 있는 메모리 스트링에서의 상기 제 1 트랜지스터의 게이트는 제 1 라인에 접속되고, 상기 메모리 스트링의 각 행에서의 상기 플로팅 게이트 트랜지스터들의 제어 게이트들은 워드라인에 접속되도록 된 메모리 어레이에서 소정의 선택된 워드라인에 있는 모든 플로팅 게이트 모스 트랜지스터들을 소거시키는 방법에 있어서, 모든 열라인들을 그라운딩하며, 상기 선택된 워드라인을 보유하는 선택된 메모리 스트링들에서의 선택되지 않은 워드라인들과 상기 제 1 라인에 전원전압을 인가하며, 상기 선택된 워드라인에 소거전압을 인가하며, 상기 선택된 메모리 스트링들에 있는 소정의 선택된 기준전원선을 플로팅함으로써 이루어짐을 특징으로 한다.
더 나아가 본 발명은, 행과 열로 배열된 다수의 메모리 스트링들을 가지며, 상기 각 메모리스트링은 제 1 모스트랜지스터와 다수의 플로팅 게이트 모스 트랜지스터들을 가지며, 상기 플로팅 게이트 모스 트랜지스터의 드레인-소스 통로들은 상기 제1트랜지스터의 소스와 기준전원선 사이에 직렬로 접속되고, 상기 제 1 트랜지스터의 드레인은 그에 상당하는 열라인에 접속되고, 각각의 동일행에 있는 메모리 스트링에서의 상기 제 1 트랜지스터의 게이트들은 제 1 라인에 접속되고, 상기 메모리 스트링들의 각 행에서의 상기 플로팅 게이트 트랜지스터들의 제어게이트들은 워드라인에 접속되게 구성된 메모리 어레이에서 소정의 선택된 플로팅게이트 모스 트랜지스터들을 프로그램하는 방법에 있어서, 소정의 선택된 열라인으로 프로그램 전압을 인가하며, 상기 선택된 플로팅 게이트 트랜지스터를 보유하는 메모리 스트링들에 있는 소정의 선택된 제 1 라인에 패스전압을 인가하고, 상기 선택된 플로팅 게이트 트랜지스터에 접속된 소정의 선택된 워드라인에 소정의 기준전원전압을 인가하며, 상기 패스전압이 상기 선택된 열라인과 선택되지 않는 워드라인(들)에 접속된 상기의 제 1 트랜지스터와 플로팅게이트 트랜지스터(들)로 하여금 도통되게 하는 한편, 상기 패스전압은 상기 프로그램 전압보다 낮게되어 있는, 상기 선택된 제 1 라인과 선택된 워드라인 사이의 선택되지 않은 워드라인(들)에 상기 패스전압을 인가함을 특징으로 한다.
제 2 도와 제 3 도를 참조하면, 본 발명에 따라 4개의 메모리 스트링만이 도시된 메모리쎌 어레이의 일부분이 도시되어 있다. 그러나 메모리 어레이는 다수의 메모리 스트링을 가지고 있다는 것은 쉽게 이해될 수 있다. 메모리 어레이(100)은 행들과 열들의 매트릭스 형식으로 배열된 다수의 메모리 스트링들 MSL1-MSLi과 MSR1-MSRi을 가지고 있다. (i는 양의정수) 각 메모리 스트링들 MSL1-MSLi의 각각은 드레인과 소오스와 게이트를 가지는 제 1 스트링 선택 트랜지스터 ST1과, 각각 드레인과 소오스의 플로팅 게이트와 제어게이트 가지는 8비트의 메모리쎌들 MC1-MC8로 구성되어 있으며, 메모리 스트링들 MSR1-MSRi의 각각은 드레인과 소오스와 게이트를 가지는 제 2 스트링 선택 트랜지스터 ST2와, 각각 드레인과 소오스와 플로팅 게이트와 제어게이트를 가지는 8비트의 메모리쎌들 MC1-MC8로 구성되어 있다. 메모리 쎌들 MC1-MD8은 모두 동일구조와 크기를 갖는다.
제 4 도를 참조하면 본 발명에서 사용되는 메모리쎌 MC의 단면도가 도시되어 있다. 메모리쎌 MC는 제 5a 도 내지 제 5f 도와 관련하여 설명되는 여러 공정단계에 의해 더욱 용이하게 이해될 수 있다. 메모리쎌 MC는 P형 반도체 기판(12)의 표면상에 채널영역(18)에 의해 이격된 N+드레인영역(14)과 N+소오스영역(16)을 가지고 있다. 제 1 다결정 실리콘으로 형성된 플로팅게이트(22)는 상기 채널영역(18) 상부에 두께 약 100Å의 게이트 산화막층(28)에 의해 이격되어 있다. 상기 플로팅 게이트(22)와 제어게이트(26) 사이에는 두께 약 280Å의 중간 유전체층(24)이 형성되며 제 2 다결정 실리콘의 제어게이트(26)가 상기 중간 유전체층(24)상에 형성되어 있다. 상기 채널영역(18)은 비소 또는 인 등의 N형 불순물로 이온주입된 영역이며 그 결과 상기 메모리쎌 MC는 -2 내지 -5볼트의 초기 드레쉬 홀드전압 Vto를 가지는 디플레숀형의 플로팅 게이트 모오스 트랜지스터이다.
제 2 도와 제 3 도로 돌아가면 두꺼운 산화막층 상에서 열로 평행하게 신장하는 금속 스트리프(Strip)들이 되는 비트라인들(또는 열라인들) BL1-BLi은 상기 두꺼운 산화막에 형성된 접속개구(50)을 통해 P형 반도체기판(12)내에 형성된 N+확산영역들(52)과 접속되어 있다.
상기 N+확산영역(52)은 비트라인 BLi의 양측 아래에서 상기 비트라인 BLi와 평행한 메모리 스트링쌍 MSLi과 MSRi의 제 1 및 제 2 스트링 선택 트랜지스터들 ST1과 ST2의 드레인과 접속되어 있다. 상기 제 1 및 제 2 스트링 선택 트래지스터들 ST1과 ST2의 각각의 소오스는 메모리쎌들 MC1의 각 드레인과 연결되어 있다. 또한 각 메모리 스트링내에 있는 메모리쎌들 MC1-MC8의 드레인-소오스 통로들은 상기 트랜지스터들 ST1 또는 ST2의 소오스와 기준전원선 RSL 사이에서 직렬로 접속되어 있고 상기 메모리쎌들 MC8의 소오스들은 상기 N+확산영역(52)의 일부인 기준전원선 RSL과 접속되어 있다. 비트라인들에 수직한 기준전원선 RSL은 비트라인쌍 사이에 있는 열방향의 금속 스트리프들인 공통 기준전원선들 62와 개구(60)를 통해 접속되어 있다.
또한 각 메모리 스트링내에서 메모리쎌들 MC1-MC8을 직렬로 연결하기 위한 상호 연결영역들(53)은 상기 N+확산영역(52)의 일부이다. 사선친 영역들(56)은 제 1 다결정 실리콘으로 형성된 메모리쎌들 MC1-MC8의 플로팅 게이트들이다. 라인과 행으로 신장하는 주기적으로 변하는 라인으로 특정된 사선친 영역들(64)은 제 1 다결정 실리콘으로 형성된 제 1 스트링 선택라인 SSL1이며, 상기 제 1 스트링 선택라인 SSL1은 상기 제 2 스트링 선택 트랜지스터들 ST2의 게이트들을 형성한다. 또한 사선친 영역(66)은 상기 제 1 다결정 실리콘으로 형성된 제 2 스트링 선택라인 SSL2이며, 상기 제 1 스트링선택 트랜지스터들 ST1의 게이트들은 상기 라인 SSL2의 일부분들이다. 상기 라인들 SSL1 및 SSL2와 교차하는 점선 사각형 영역들(54)은 상기 반도체기판(12)의 표면에 형성된 매몰 N+영역들이며 이 한행에 있는 메모리쎌들이 모든 제어게이트들(26)은 하나의 워드라인과 일체의 일부분들이다.
예를들어 하나의 행에 있는 메모리쎌들 MC1의 제어게이트들(26)은 제 2 다결정 실리콘으로 형성된 스트리프(68)인 워드라인 WL1의 일부분들이다. 동일한 방식으로 메모리쎌들 MC2-MC8의 제어게이트들은 각각 플로팅 게이트영역들(56) 상부에서 행으로 평행하게 신장하는 제 2 다결정 실리콘 스트리프가 되는 워드라인들 WL2-WL8의 일부분들이다. 백색표시 영역들(58)은 메모리쎌들 MC1-MC8 사이를 분리하기 위한 두꺼운 필드 산화막층들이 형성된 영역들이다.
메모리 스트링들은 행라인의 축 A에 관해 대칭함을 유의해야 한다. 그러므로 각 N+확산영역(52)은 인접한 비트라인과 평행하게 상부와 하부로 신장하는 한쌍의 상부 N+확산영역들(52a)과 한쌍의 하부 확산영역들(52b)을 가지고 있다. 상기 상부 및 하부 N+확산영역들(52a)와 (52b)의 각 단부는 인접한 비트라인과 평행하게 배치된 메모리 스트링과 연결되어 있다. 그러므로 비트라인과 연결된 하나의 접속개구(50)은 N+확산영역(52)을 통해 4개의 메모리 스트링들과 연결되기 때문에 고밀도 메모리쎌들을 가지는 EEPROM 장치가 달성될 수 있다.
제 2 도를 참조하여 동일행에 있는 메모리 스트링들에 대하여 소거, 프로그램 및 독출동작이 설명된다.
소거동작은 입력어드레스에 의해 선택된 워드라인에 접속된 모든 메모리쎌들에 대해 행해진다. 즉 소거동작은 열 즉 페이지로 행해진다. 설명의 편의를 위해서 선택된 워드라인 WL3상에 있는 메모리쎌들 MC3을 소거하는 경우가 설명된다. 선택된 워드라인 WL3에 18볼트의 소거전압 Ve을 인가하고 모든 비트라인들 BL1-BLi을 접지(0볼트)한다. 동시에 선택된 메모리쎌들 MC3의 드레인들에 상기 비트라인들 BL1-BLi상의 접지전압이 전달되도록 하기 위하여 제 1 및 제 2 스트링 선택라인들 SSL1과 SSL2와 비선택 워드라인들 WL1, WL2와 WL4-WL8에 5볼트의 전원공급전압 Vcc를 인가하고, 기준전원선 RSL은 플로팅시킨다. 그러면 상기 메모리쎌들 MC3의 드레인들로부터 플로팅 게이트들로의 전자의 턴넬링에 의해 상기 메모리쎌들 MC3은 모두 약 1볼트의 드레쉬 홀드전압을 가지는 인한스먼트형의 모오스 트랜지스터들로 소거된다.
메모리쎌들의 프로그램 동작을 페이지로 행해진다. 선택된 비트라인 BL1과 접속된 메모리 스트링 MSL1내에 있는 메모리쎌 MC3의 프로그램이 설명된다. 선택된 워드라인 WL3에 접지전압을 인가하고 상기 선택된 비트라인 BL1에 13볼트의 프로그램전압 Vpgm을 인가하며, 상기 프로그램전압 Vpgm을 상기 선택된 메모리쎌 MC3의 드레인에 전달하기 위해 제 2 스트링 선택라인 SSL2와, 상기 라인 SSL2와 선택된 워드라인 WL3 사이에 있는 패스워드라인들 WL1과 WL2에 15볼트의 패스전압 Vpa을 인가한다. 동시에 비선택된 메모리 스트링들내에 있고 상기 패스워드라인들 WL1과 WL2와 접속된 메모리쎌들 MC1과 MC2들의 소거를 방지하기 위하여 상기 비선택된 비트라인들 BL2-BLi에 약 4볼트의 소거방지전압 Vei가 인가된다. 또한 제 1 스트링 선택라인 SSL1에 전원전압 Vcc을 인가함으로써 선택된 비트라인 BL1에 공급된 프로그램 전압 Vpgm이 상기 선택된 비트라인 BL1과 접속된 비선택된 메모리 스트링에는 그대로 전달되지 않고 약 Vcc-Vt의 전압이 상기 메모리 스트링 MSR1내에 있는 메모리쎌들 MC1과 MC2에 전달된다. 여기서 Vt는 스트링 선택 트랜지스터들 ST1과 ST2의 드레쉬 홀드전압을 나타내며 본 발명의 실시예에서는 약 1볼트이다. 그러므로 Vcc-Vt는 상기 소거 방지전압 Vei와 실질적으로 동일하다. 그러므로 비선택 메모리 스트링들내에 있는 패스워드 라인들과 접속된 메모리쎌들의 드레인들에는 상기 소거 방지전압 Vei가 인가되기 때문에, 상기 메모리쎌들의 플로팅 게이트들과 드레인 사이에 인가되는 차전압은 전자의 F-N 텐넬링을 일으키는 것만큼 높게 설정되지 못하고 그 결과 패스워드 라인들상의 비선택 메모리쎌들의 소거 또는 과잉소거의 문제가 피해질 수 있다. 한편 상기 선택된 메모리쎌 MC3의 드레인에는 상기 프로그램전압 Vogm이 인가되며 상기 메모리쎌 MC3는 플로팅 게이트로부터 드레인으로의 전자의 F-N 턴낼링에 의해약 -3볼트의 드레쉬 홀드전압을 가지는 디플레숀 플로팅 게이트 모오스 트랜지스터 프로그램된다. 선택된 워드라인 WL3과 기준전원선 RSL 사이에 있는 비선택 워드라인들 WL4-WL8에는 전원전압 Vcc가 인가된다. 이것은 상기 선택된 메모리쎌 MC3의 과잉 프로그램에 의해 상기 메모리쎌 MC3 아래에 있는 메모리쎌 MC4의 소거교란을 방지하는 효과를 갖는다. 상기 프로그램 동작중 기준전원선 RSL은 플로팅된다. 만약 메모리쎌들의 과잉 프로그램에 의해 기준전원선 RSL의 전위가 상기 라인 RSL과 접속된 비선책 메모리쎌을 프로그램할 만큼 높게 상승한다면 그런문제는 상기 기준전원선 RSL을 약 5볼트로 클램핑하는 것에 의해 방지될 수 있다.
비트라인 BL1과 접속된 메모리 스트링 MSL내에 있는 메모리쎌 MC3의 독출동작이 설명된다. 그러한 독출동작은 선택된 워드라인 WL3과 기준전원선 RSL과 비선택된 제 1 스트링 선택라인 SSL1과 비선택 비트라인들 BL2-BLi에 접지전압을 인가하고, 선택된 제 1 스트링 선택라인 SSL2와 비선택 워드라인들 WL1, WL2와 WL4-WL8에 5볼트의 전원전압 Vcc를 인가하며, 선택 비트라인 BL1에 공지의 센스엠프로부터 3볼트의 독출전압 Vr를 인가하는 것에 의해 이루어질 수 있다. 상기 메모리쎌 MC3가 소거된 상태에 있었을 때에는 상기 비트라인 BL1으로 흐르는 전류가 없다. 그러나 상기 메모리쎌 MC3가 프로그램된 상태에 있었을때에는 상기 비트라인 BL1으로 흐르는 전류가 나타난다. 그러므로 비트라인 BL1에 흐르는 전류를 상기 센스앰프로 감지하는 것에 의해 데이터를 읽을 수 있다.
본 발명의 메모리 어레이장치의 전술한 동작모오드들에 대한 전압들의 조합은 하기 [표]에 요약되어 있다.
[표 1]
Figure kpo00001
전술한 바와같이 본 발명의 메모리 어레이는 디프레숀형의 N채널 프로팅 게이트 모오스 트랜지스터들을 메모리쎌들로서 사용하기 때문에 하기와 같은 이점을 갖는다. 프로그램중 메모리쎌들의 교란이 방지될 수 있다. 즉 본 발명에서 패스전압 Vpa(=15볼트)은 소거전압 Ve(=18볼트) 보다 낮기 때문에 프로그램중 패스워드라인들과 접속된 비선택된 메모리쎌들의 소망스럽지 못한 소거(또는 과잉소거)가 방지될 수 있다.
또한 프로그램 동작중 비선택된 비트라인들에 소거 방지전압 Vei가 인가되기 때문에, 패스워드라인들과 접속된 비선택된 메모리쎌들의 과잉소거가 방지될 수 있다. 프로그램 전압 Vpgm과 패스전압 Vpa가 종래 기술에 비해 낮기 때문에 메모리쎌들간의 절연부담이 줄어들 수 있고 그 결과 메모리 어레이의 크기축소가 용이하게 달성될 수 있다.
제 5a 도 내지 제 5f 도는 제 3 도의 메모리쎌 어레이의 평면도에서 여러공정 단계를 나타낸 선 a-a'을 따라 취해진 단면도이다.
출발재료는 100오리엔테이숀과 5-40Ωcm의 저향을 가지는 P형 실리콘웨이퍼이다.
제 5a 도를 참조하면, P형기판(12)은 상기의 출발물질의 기판 또는 N형 실리콘웨이퍼에 형성된 P웰일수도 있다. 상기 기판(12)의 표면상에는 약 400Å의 패드 산화막층(81)과 그위에 약 1500Å의 질화막층(82)이 형성된다. 그후 통상의 LOCOS 공정에 따라 필드영역을 공지의 포토리소그라피 기술로 한정하고 필드이온주입과 약 7500Å의 필드산화를 행한다. 제 5b 도에 보인 바와같이 필드산화막층과 질화막층(82)상에 개구(84)를 가지는 포토레지스터의 마스크층(83)이 이온주입에 마스크로서 작용하도록 형성된다. 이온주입을 하기 위하여 개구(84)에 대응하는 질화막층(82)이 제거된다. 그후 매몰 N+영역(54)은 100Kev와 도우즈 1×105/㎠에서 비소를 가지고 이온주입된다. 메모리 스티링들과 매몰 N+영역들이 형성되는 액티브영역에 남아있는 마스크층(83)과 질화막층(82)과 패드산화막층(81)이 모두 제거된다.
제 5c 도에 보인 바와같이 스트링 선택 트랜지스터들 ST1과 ST2의 게이트들이 되는 약 400Å의 게이트 산화막층(86)이 공지의 열산화에 의해 상기 기판(12)상에 형성되고 그후 스트링 선택 트랜지스터들 ST1과 ST2의 드레쉬 홀드전압을 조정하기 위해 상기 액티브영역은 50Kev와 도우즈 6.0×1011/㎠에서 보론을 가지고 이온주입된다. 그후 이온주입에 대한 마스크로 사용하기 위해 선택 트랜지스터들 ST1과 ST2가 형성되는 영역에 대응하는 게이트 산화막(86)상에 제 2의 마스트층(87)이 형성되고, 비소가 100Kev와 약 3.0×1012/㎠의 도우즈에서 메모리쎌들 MC1-MC8의 초기드레쉬 홀드전압 Vto를 -2볼트 내지 -5볼트로 조정하기 위하여 주입된다. 상기 이온주입후, 메모리쎌들이 형성되는 영역(88)에 있는 산화막층(86)과 마스크층(87)을 제거한 후 메모리쎌들 MC1-MC8의 게이트들용의 얇은 게이트 산화막층(28)이 약 100Å의 두께를 얻기 위해 건조 산소분위기 속에서 약 900℃에서 형성된다.
제 5d 도에 보인 바와같이 상기 게이트 산화막층들(86)과 (28)상에 공지의 CVD방법으로 두께 약 1500Å의 제 1 다결정 실리콘층(89)이 형성되고 그후 상기 제 1 다결정 실리콘층(89)은 약 50Ω/○의 저항을 가지도록 인으로 도우프된다. 상기 도우핑된 제 1 폴리 실리콘층(89) 부분들은 스트링 선택 트랜지스터들 ST1과 ST2의 게이트들과 메모리쎌들 MC1-MC8의 플로팅게이트로 사용된다. 도우핑후 상기 제 1 다결정 실리콘층(89)상에는 얇은 질화막과 산화막으로 구성된 약 250Å의 중간 유전체층(90)이 형성되고 그후 상기 중간 유전체층(90)상에 두께 약 300Å의 제 2 다결정 실리콘층(91)이 약 20Ω/○의 저항을 가지도록 인으로 도우프된다.
만약 필요하다면, 제 2 다결정 실리콘층(91)의 도전성을 높이기 위해서 상기 제 2 다결정 실리콘층(91)상에 두께 약 2000Å의 텅스텐 실리사이트층이 침적된다. 메모리쎌들 MC1-MC8의 제어게이트들과 워드라인들 WL1-WL8은 상기 제 2 다결정 실리콘층(91)의 부분들을 점유한다.
제 5e 도를 참조하면 통상의 사진기술로 개구들(92)에 대응하는 제 2 다결정 실리콘층(91)과 중간 유전체층(90)과 제 1 다결정 실리콘층(89)이 제거된후 N+확산영역(52)을 형성하기 위해 비소가 이온 주입된다. 이온주입은 75Kev와 도우즈 6×10/㎠에서이다. 상기 이온주입후 드라이브인 공정이 건조 산소분위기에서 약 975℃에서 약 30분동안 행해진다. 그후 제 5f도 보인 바와같이 두께 약 1500Å의 산화막층(93)이 침적되고 상기 산화막층(93)상에 두께 약 7500Å의 BPSG층(94)가 형성된다. 상기 BPSG층(94)의 평탄화공정은 비트라인들 형성을 위한 금속접속 공정에 적합하도록 BPSG층(94)의 표면을 형형하게 하기 위하여 질소분위기에서 약 925℃로 약 30분간 행해진다. 그후 제 3 도의 개구들(50)과 (60)이 통상의 사진식각에 의해 형성되고 금속이 N+확산 영역(52)와 접속하기 위해 도포되고 비트라인들이 패턴형성된다. 또한 스트링 선택 트랜지스터들 ST1과 ST2의 게이트들을 형성하는 스트링 선택라인들 SSL1과 SSL2의 제 1 다결정 실리콘은 이상부의 제 2 다결정 실리콘과 각각 접속되어 스트링 선택 라인들 SSL1과 SSL2로 사용될 수 있다.
이상과 같이 본 발명의 실시예들이 설명되었지만 본 발명의 개념을 벗어나지 않는 범위내에서 여러 가지 변형이 있을수 있음을 이분야의 통상의 지식을 가진자는 용이하게 이해할 수 있는 것이다.

Claims (15)

  1. 전기적으로 소거 및 프로그램 가능한 반도체 메모리 어레이에 있어서, 다수의 열라인들을 가지며, 상기 열라인들과 수직한 다수의 기준전원선들을 가지며, 상기 각 열라인의 양측에서 각각 일열로 배열되고 서로 인접한 상기 기준전원선들 사이에서 한쌍의 상,하의 행으로 배열된 다수의 메모리 스트링들을 가지며, 상기 각 열라인의 일측에 있는 상기 메모리 스트링들의 각각은 드레인과 소오스와 게이트를 가지는 제 1 트랜지스터와 드레인과 소오스와 플로팅 게이트와 제어 게이트를 가지는 다수의 플로팅 게이트 트랜지스터들을 가지며, 상기 제 1 트랜지스터와 상기 플로팅 게이트 트랜지스터의 드레인-소오스 통로들은 직렬로 접속되어 있으며, 상기 각 열라인의 반대측에 있는 상,하 메모리 스트링들의 각각은 드레인과 소오스와 게이트를 가지는 제 2 트랜지스터와 다수의 플로팅 게이트 트랜지스터들을 가지며, 상기 제 2 트랜지스터와 상기 플로팅 게이트 트랜지스터들의 드레인-소오스 통로들은 직렬로 접속되어 있으며, 상기 제 1 및 제 2 트랜지스터들과 상기 플로팅게이트 트랜지스터들은 행과 열의 하나의 어레이로 배열되고, 상기 상부메모리 스트링에 있는 제 1 및 제 2 트랜지스터들과 플로팅 게이트 트랜지스터들의 게이트들과 상기 하부메모리 스트링에 있는 제 1 및 제 2 트랜지스터들과 플로팅게이트 트랜지스터들의 게이트들은 제 1 및 제 2 선택라인들, 각각의 다른 상부 워드라인들, 제 3 및 제 4 선택라인들 그리고 각각의 다른 하부 워드라인들에 각각 접속되어 있으며, 상기 제 1 및 제 2 트랜지스터들의 드레인들을 하나의 접촉개구를 통해 상기 열라인에 연결하는 수단을 가지며, 상기 상부메모리 스트링들의 상기 각 직렬 접속의 타단을 상기 상부 메모리 스트링들에 인접한 기준전원선에 접속하는 수단을 가지며, 그리고 상기 하부메모리 스트링들의 상기 각 직렬 접속의 타단을 상기 하부메모리 스트링들에 인접한 기준전원선에 접속하는 수단을 가짐을 특징으로 하는 어레이.
  2. 제 1 항에 있어서, 상기 각각의 플로팅 게이트 트랜지스터들은 디플리신 모오드의 N-채널 플로팅 게이트 모스 트랜지스터임을 특징으로 하는 어레이.
  3. 제 2 항에 있어서, 상기 각각의 제 1 및 제 2 트랜지스터들은 인핸스먼트 모오드의 N-채널 모스 트랜지스터임을 특징으로 하는 어레이.
  4. 제 3 항에 있어서, 상기 드레인 연결수단은 접촉개구를 통하여 상기 열라인과 접촉하도록 된 P형 기판상의 N+확산영역들의 일부분임을 특징으로 하는 어레이.
  5. 제 4 항에 있어서, 상기 기준전원선들은 N+확산영역들의 일부분임을 특징으로 하는 어레이.
  6. 제 2 항에 있어서, 상기 N-채널 플로팅 게이트 모스 트랜지스터는 -2볼트 내지 -5볼트의 초기 드레쉬홀드 전압을 가짐을 특징으로 하는 어레이.
  7. 행과 열로 배열된 다수의 메모리 스트링을 가지며, 상기 각 메모리 스트링은 제 1 모스트랜지스터와 다수의 플로팅게이트 모스 트랜지스터들을 가지며, 상기 플로팅 게이트 모오스 트랜지스터의 드레인-소스통로는 상기 제 1 트랜지스터의 소스와 소정의 기준 전원선 사이에 직렬로 접속되고, 상기 제 1 트랜지스터의 드레인은 그에 상당하는 열라인에 접속되며 각각의 동일행에 있는 메모리 스트링에서의 상기 제 1 트랜지스터의 게이트는 제 1 라인에 접속되고, 상기 메모리 스트링의 각 행에서의 상기 플로팅 게이트 트랜지스터의 제어 게이트들은 워드라인에 접속되도록 된 메모리 어레이에서 소정의 선택된 워드라인에 있는 모든 플로팅 게이트 모스 트랜지스터들을 소거시키는 방법에 있어서, 모든 열라인들을 그라운딩하며, 상기 선택이된 워드라인을 보유하는 선택된 메모리 스트링들에서의 선택되지 않은 워드라인들과 상기 제 1 라인에 전원전압을 인가하며, 상기 선택된 워드라인에 소거전압을 인가하며, 상기 선택된 메모리 스트링들에 있는 소정의 선택된 기준전원선을 플로팅함으로써 이루어짐을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 상기 각 플로팅 게이트 모스 트랜지스터들은 디플리션모드의 N-채널 플로팅 게이트 모스 트랜지스터임을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 상기 제 1 트랜지스터는 인핸스먼트 모오드의 N-채널 모스 트랜지스터임을 특징으로 하는 방법.
  10. 제 9 항에 있어서, 상기 전원전압은 통상 5볼트임을 특징으로 하는 방법.
  11. 행과 열로 배열된 다수의 메모리 스트링들을 가지며, 상기 각 메모리스트링은 제 1 모스트랜지스터와 다수의 플로팅 게이트 모스 트랜지스터들을 가지며, 상기 플로팅 게이트 모스 트랜지스터의 드레인-소스 통로들은 상기 제 1 트랜지스터의 소스와 기준전원선 사이에 직렬로 접속되고, 상기 제 1 트랜지스터의 드레인은 그에 상당하는 열라인에 접속되고, 각각의 동일행에 있는 메모리 스트링에서의 상기 제 1 트랜지스터의 게이트들은 제 1 라인에 접속되고, 상기 메모리 스트링들의 각 행에서의 상기 플로팅 게이트 트랜지스터들의 제어게이트들은 워드라인에 접속되게 구성된 메모리 어레이에서 소정의 선택된 플로팅 게이트 모스 트랜지스터들을 프로그램하는 방법에 있어서, 소정의 선택된 열라인으로 프로그램 전압을 인가하며, 상기 선택된 플로팅 게이트 트랜지스터를 보유하는 메모리 스트링들에 있는 소정의 선택된 제 1 라인에 패스전압을 인가하고, 상기 선택된 플로팅 게이트 트랜지스터에 접속된 소정의 선택된 워드라인에 소정의 기준전원전압을 인가하며, 상기 패스전압이 상기 선택된 열라인과 선택되지 않는 워드라인(들)에 접속된 상기의 제 1 트랜지스터와 플로팅게이트 트랜지스터(들)로 하여금 도통되게 하는 한편, 상기 패스전압은 상기 프로그램 전압보다 낮게되어 있는, 상기 선택된 제 1 라인과 선택된 워드라인 사이의 선택되지 않은 워드라인(들)에 상기 패스전압을 인가함을 특징으로 한다.
  12. 제 11 항에 있어서, 상기 플로팅 게이트 트랜지스터들의 각각은 디플리션 모드의 N-채널 플로팅 게이트 모스 트랜지스터이며, 상기 제 1 트랜지스터는 인핸스먼트모드의 N-채널 모스 트랜지스터임을 특징으로 하는 방법.
  13. 제 12 항에 있어서, 소정의 소거 인히비트(erase inhibit) 전압이 상기 전원전압보다 낮은 상기 제 1 트랜지스터의 소정의 드레쉬홀드 전압으로 되어있는, 상기 소거인히비트 전압을 선택되지 않은 비트라인들에 인가하는 단계를 더 구비함을 특징으로 하는 방법.
  14. 제 13 항에 있어서, 상기 선택된 워드라인과 기준 전원선 사이의 비선택된 워드라인들에 상기 전원전압을 인가함과 동시에 상기 기준전원선을 플로팅하는 단계를 더 구비함을 특징으로 하는 방법.
  15. 제 14 항에 있어서, 상기 전원전압은 5볼트이고, 상기 기준전원 전압은 접지상태임을 특징으로 하는 방법.
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KR (1) KR910004166B1 (ko)
DE (1) DE3908677A1 (ko)
FR (1) FR2641116B1 (ko)
GB (1) GB2226697B (ko)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5295096A (en) * 1988-07-11 1994-03-15 Mitsubishi Denki Kabushiki Kaisha NAND type EEPROM and operating method therefor
JP2718716B2 (ja) * 1988-09-30 1998-02-25 株式会社東芝 不揮発性半導体メモリ装置およびそのデータ書替え方法
EP0419663B1 (en) * 1988-10-21 1995-11-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory and method of producing the same
KR910007434B1 (ko) * 1988-12-15 1991-09-26 삼성전자 주식회사 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 및 그 소거 및 프로그램 방법
US5066992A (en) * 1989-06-23 1991-11-19 Atmel Corporation Programmable and erasable MOS memory device
US5227652A (en) * 1990-08-21 1993-07-13 U.S. Philips Corp. Electrically programmable and erasable semiconductor memory and method of operating same
US5222040A (en) * 1990-12-11 1993-06-22 Nexcom Technology, Inc. Single transistor eeprom memory cell
US5345418A (en) * 1991-01-24 1994-09-06 Nexcom Technology, Inc. Single transistor EEPROM architecture
US5197027A (en) * 1991-01-24 1993-03-23 Nexcom Technology, Inc. Single transistor eeprom architecture
KR940008204B1 (ko) * 1991-08-14 1994-09-08 삼성전자 주식회사 낸드형 플래쉬 메모리의 과도소거 방지장치 및 방법
FR2683078A1 (fr) * 1991-10-29 1993-04-30 Samsung Electronics Co Ltd Memoire morte a masque de type non-et.
JP3083923B2 (ja) * 1992-10-23 2000-09-04 三星電子株式会社 メモリ素子のスタンバイ電流不良救済装置
JP3207592B2 (ja) * 1993-03-19 2001-09-10 株式会社東芝 不揮発性半導体記憶装置
JPH06290591A (ja) * 1993-03-31 1994-10-18 Sony Corp 半導体不揮発性記憶装置
KR960006748B1 (ko) * 1993-03-31 1996-05-23 삼성전자주식회사 고속동작 및 저전원공급전압에 적합한 쎌구조를 가지는 불휘발성 반도체 집적회로
US6091639A (en) 1993-08-27 2000-07-18 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and data programming method
JP3462894B2 (ja) * 1993-08-27 2003-11-05 株式会社東芝 不揮発性半導体メモリ及びそのデータプログラム方法
EP0649172B1 (en) * 1993-10-15 2002-01-02 Sony Corporation Non-volatile memory device
JP3450467B2 (ja) * 1993-12-27 2003-09-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100210985B1 (ko) * 1994-06-29 1999-07-15 니시무로 타이죠 불휘발성 반도체 기억장치
JP3238576B2 (ja) * 1994-08-19 2001-12-17 株式会社東芝 不揮発性半導体記憶装置
US5506816A (en) * 1994-09-06 1996-04-09 Nvx Corporation Memory cell array having compact word line arrangement
KR0170714B1 (ko) * 1995-12-20 1999-03-30 김광호 낸드형 플래쉬 메모리 소자 및 그 구동방법
KR970051170A (ko) * 1995-12-29 1997-07-29 김주용 메모리 셀 어레이 및 그를 이용한 프로그램 방법
KR100190089B1 (ko) * 1996-08-30 1999-06-01 윤종용 플래쉬 메모리장치 및 그 구동방법
KR100206709B1 (ko) * 1996-09-21 1999-07-01 윤종용 멀티비트 불휘발성 반도체 메모리의 셀 어레이의 구조 및 그의 구동방법
KR100242723B1 (ko) * 1997-08-12 2000-02-01 윤종용 불휘발성 반도체 메모리 장치의 셀 어레이 구조 및 그 제조방법
US6366501B1 (en) 2000-02-29 2002-04-02 Advanced Micro Devices, Inc. Selective erasure of a non-volatile memory cell of a flash memory device
DE60122412T2 (de) * 2000-03-22 2007-05-03 Microchip Technology Inc., Chandler Verbessertes Programmierungsverfahren für eine Speicherzelle
US6771536B2 (en) * 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
US6906376B1 (en) * 2002-06-13 2005-06-14 A Plus Flash Technology, Inc. EEPROM cell structure and array architecture
JP4537680B2 (ja) * 2003-08-04 2010-09-01 株式会社東芝 不揮発性半導体記憶装置及びその動作方法、製造方法、半導体集積回路及びシステム
JP2006041174A (ja) * 2004-07-27 2006-02-09 Toshiba Corp 不揮発性半導体記憶装置
US7317116B2 (en) * 2004-12-10 2008-01-08 Archer-Daniels-Midland-Company Processes for the preparation and purification of hydroxymethylfuraldehyde and derivatives
KR100632953B1 (ko) * 2005-03-07 2006-10-12 삼성전자주식회사 메모리 소자, 상기 메모리 소자를 위한 메모리 배열 및 상기 메모리 배열의 구동 방법
KR100735753B1 (ko) 2005-10-04 2007-07-06 삼성전자주식회사 공유된 비트라인을 갖는 플래쉬 메모리 소자 및 그의제조방법
EP1814123A1 (en) * 2006-01-26 2007-08-01 Samsung Electronics Co.,Ltd. Nand-type nonvolatile memory device having common bit lines and methods of operating the same
US7554854B2 (en) * 2006-03-31 2009-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for deleting data from NAND type nonvolatile memory
JP4866652B2 (ja) * 2006-05-10 2012-02-01 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100790493B1 (ko) * 2007-01-10 2008-01-03 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
TW200908301A (en) * 2007-08-08 2009-02-16 Nanya Technology Corp Flash memory
US8059458B2 (en) * 2007-12-31 2011-11-15 Cypress Semiconductor Corporation 3T high density nvDRAM cell
US8064255B2 (en) * 2007-12-31 2011-11-22 Cypress Semiconductor Corporation Architecture of a nvDRAM array and its sense regime
US20090302472A1 (en) * 2008-06-05 2009-12-10 Samsung Electronics Co., Ltd. Non-volatile memory devices including shared bit lines and methods of fabricating the same
KR102551350B1 (ko) * 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4233526A (en) * 1977-04-08 1980-11-11 Nippon Electric Co., Ltd. Semiconductor memory device having multi-gate transistors
JPS608559B2 (ja) * 1977-05-30 1985-03-04 日本電気株式会社 不揮発性半導体記憶装置
US4203158A (en) * 1978-02-24 1980-05-13 Intel Corporation Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same
US4467453A (en) * 1979-09-04 1984-08-21 Texas Instruments Incorporated Electrically programmable floating gate semiconductor memory device
JPS5771587A (en) * 1980-10-22 1982-05-04 Toshiba Corp Semiconductor storing device
JPS57109190A (en) * 1980-12-26 1982-07-07 Fujitsu Ltd Semiconductor storage device and its manufacture
US4602354A (en) * 1983-01-10 1986-07-22 Ncr Corporation X-and-OR memory array
JPS608559A (ja) * 1983-06-29 1985-01-17 Hitachi Ltd 摩擦変速機
JPS6082162A (ja) * 1983-10-12 1985-05-10 Dainippon Toryo Co Ltd 静電粉体塗装ヘッド
EP0160720B1 (de) * 1984-05-07 1988-01-07 Deutsche ITT Industries GmbH Halbleiterspeicherzelle mit einem potentialmässig schwebenden Speichergate
US4648074A (en) * 1984-06-29 1987-03-03 Rca Corporation Reference circuit with semiconductor memory array
JPS62219296A (ja) * 1986-03-20 1987-09-26 Hitachi Ltd 半導体集積回路装置

Also Published As

Publication number Publication date
FR2641116A1 (ko) 1990-06-29
US4962481A (en) 1990-10-09
FR2641116B1 (ko) 1994-09-02
GB2226697A (en) 1990-07-04
GB8921422D0 (en) 1989-11-08
KR900011009A (ko) 1990-07-11
JPH0632227B2 (ja) 1994-04-27
DE3908677A1 (de) 1990-07-05
JPH02177199A (ja) 1990-07-10
GB2226697B (en) 1993-02-10

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JP3405567B2 (ja) 不揮発性半導体記憶装置

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