DE3908677A1 - Elektrisch loeschbarer, programmierbarer halbleiterspeicher - Google Patents

Elektrisch loeschbarer, programmierbarer halbleiterspeicher

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Soo-Chul Lee
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Description

Die Erfindung betrifft ein elektrisch löschbares, programmier­ bares Halbleiter-Speichergerät und insbesondere ein solches mit NAND-Zellen.
Übersicht über den bekannten Stand der Technik
Bei den elektrisch löschbaren und programmierbaren, nur dem Lesen dienenden Speichergeräten, die abgekürzt mit EEPROM bezeichnet seien, kann die in äußerst weitem Maße benutzte EEPROM-Zelle mit schwimmender Tor­ elektrode Daten in der Weise löschen und programmieren, daß Elektronen unter Ausnutzung des Tunneleffektes nach Fowler-Nordheim durch eine dünne Torelek­ trode aus Oxid hindurchlaufen. Zur Speicherung eines Bits sind diese bekann­ ten EEPROM-Zellen aus einem Wahltransistor, um entsprechend der eingegebenen Adresse das Bit anzuwählen, und aus einem Fühltransistor mit einer schwim­ menden Torelektrode zusammengesetzt, um bei einer Wahl des Bits gemäß einem Programm (oder einem Schreib-) oder Löschvorgang Elektronen an die Torelek­ trode heranzuziehen oder aus dieser herauszuziehen. Die bekannten EEPROM- Geräte mit derartigen EEPROM-Zellen haben den Vorteil, daß sie an Bitgrup­ pen (aus 8 Bits) Programmier-, Lösch- und Lesevorgänge unter Benutzung einer einzigen Stromquelle mit einer Spannung von +5 V vornehmen können. Da jedoch die EEPROM-Zellen zwei Transistoren je Bit aufweisen, ist die Verwendung solcher Zellen zur Verkleinerung eines Chips für EEPROM-Geräte mit hoher Bitdichte nicht gerade wünschenswert.
In der Druckschrift: "Digest of Technical Papers", betreffend: "1988 SYMPOSIUM ON VLSI CIRCUIT" Seiten 33 bis 34, ist zur Lösung dieses Problems ein EEPROM-Gerät mit NAND-Zellen beschrieben, (die hiernach als "Speicherreihen" bezeichnet seien). In der Fig. 1 ist ein Abschnitt einer äquivalenten Schaltung für eine Speicheranordnung aus Zellen des EEPROM-Ge­ rätes mit Speicherreihen gezeigt. Die Speicheranordnung 10 enthält mehrere Bitleitungen BL 1, BL 2, ..., die parallele Spaltenleitungen darstellen, und mehrere Speicherreihen MS 11, MS 12, ..., die in Form einer Matrix aus gemein­ samen, parallelen Zeilen und Spalten angeordnet und zwischen jeder Bitlei­ tung und Erde angeschlossen sind. Jede Speicherreihe ist aus einem MOS- Reihenwahltransistor ST, dessen Zugelektrode mit der entsprechenden Bitlei­ tung verbunden ist, aus einem MOS-Erdewahltransistor GT, dessen Quellen­ elektrode an Erde liegt, und aus MOS-8Bittransistoren MC 1 bis MC 8 mit schwimmender Torelektrode zusammengesetzt, deren Zug-Quellenelektroden- Strombahnen zwischen der Quellenelektrode des Reihenwahltransistors ST und der Zugelektrode des Erdewahltransistors GT in Reihe geschaltet sind. Die Torelektroden der Reihenwahltransistoren ST, jede der Steuerung dienende, schwimmende Torelektrode der 8Bittransistoren MC 1 bis MC 8 und die Torelek­ troden der Erdewahltransistoren GT sind jeweils an eine Reihenwahlleitung SSL 1, an Wortleitungen WL 11 bis WL 18 und eine Erdewahlleitung GSL 1 ange­ schlossen, die zu den Zeilen parallele Leitungen sind.
Die Arbeitsweisen des EEPROM-Gerätes sind nun in bezug auf die Fig. 1 erläutert.
Der Löschvorgang ist eine Augenblickslöschung, bei der gleich­ zeitig die Daten der gesamten Speicherzellen gelöscht werden. Eine solche Augenblickslöschung kann in der Weise erfolgen, daß zur Einschaltung der Reihen- und Erdewahltasten ST und GT eine Spannung von 5 V an die Reihen- und Erdewahlleitungen SSL 1 und GSL 1 und eine Spannung von 13 V an alle Wortleitungen WL 11 bis WL 18 angelegt und alle Bitleitungen BL 1, BL 2, ... geerdet werden. Bei der Anlegung dieser Spannungen wird jeder Transistor mit einer schwimmenden Torelektrode gelöscht und zu einem MOS-Verstärkungs- Transistor dadurch gemacht, daß Tunnelelektronen gemäß Fowler-Nordheim von seiner Zugelektrode zu seiner schwimmenden Torelektrode laufen. Nach der Augenblickslöschung erfolgt für jede Wortleitung ein Programmiervorgang. Als Beispiel sei die Programmierung einer Speicherzelle, nämlich des Bittran­ sistors MC 4 erklärt. Diese kann dadurch vorgenommen werden, daß zwischen der Reihenwahlleitung SSL 1 und der gewählten Wortleitung WL 14 (Durchgangswort­ leitungen) eine Durchlaßspannung von 20 V an die Reihenwahlleitung SSL 1 so­ wie die nichtgewählten Wortleitungen WL 11 bis WL 13, Erde (0 V) an die Wort­ leitungen WL 14 bis WL 18 und die Erdewahlleitung GSL 1 und eine Programmier­ spannung von 20 V an die Bitleitung BL 1 angelegt werden. Die Programmier­ spannung der Bitleitung BL 1 wird durch den MOS-Reihenwahltransistor ST und die Bittransistoren MC 1 bis MC 3, die sämtlich in der Speicherreihe SM 11 ein­ geschaltet sind, zur Zugelektrode des gewählten Bittransistors MC 4 übertra­ gen. Dann ist der Bittransistor MC 4 zu einem im Erschöpfungszustand arbei­ tenden MOS-Bittransistor programmiert, von dessen schwimmender Torelektrode Tunnelelektronen gemäß Fowler-Nordheim zu seiner Zugelektrode hindurchlau­ fen.
Der Lesevorgang an einer Speicherzelle, nämlich dem Bittransi­ tor MC 4 in der Speicherreihe MS11 kann in der Weise ablaufen, daß die ge­ wählte Wortleitung WL 14 geerdet und eine Spannung von 5 V an die Reihen- und Erdewahlleitung SSL 1 und GSL 1, an alle nichtgewählten Wortleitungen WL 11 bis WL 13 und WL 15 bis WL 18 und an die Bitleitung BL 1 angelegt wird. Wenn die Speicherzelle, also der Bittransistor MC 4 als Verstärkungs-Transistor ge­ löscht wurde, fließt wegen seines Abschaltzustandes kein Strom in der Bit­ leitung BL 1. Wenn dagegen die Speicherzelle, also der Bittransistor MC 4 als im Erschöpfungszustand wirkender Transistor programmiert wurde, fließt wegen seines Einschaltzustandes ein Strom in der Bitleitung BL 1. Daher kann ein mit der Bitleitung BL 1 verbundener Tastverstärker Daten aus der gewählten Speicherzelle, also aus dem Bittransistor MC 4 in der Weise auslesen, daß er den in der Bitleitung BL 1 fließenden Strom ermittelt.
Jenes EEPROM-Gerät besitzt die folgenden Nachteile. Da die Durchlaßspannung (von 20 V), die während des Programmiervorganges an die Steuerelektroden der mit den Durchgangswortleitungen verbundenen Speicher­ zellen zur Übertragung der Programmierspannung (von 20 V) von der gewählten Bitleitung zur Zugelektrode der gewählten Speicherzelle angelegt wird, sogar höher als die Löschspannung (von 13 V) ist, die während eines Lösch­ vorganges zum Löschen aller Speicherzellen benötigt wird, können alle den Durchgangswortleitungen und nichtgewählten Bitleitungen zugeordneten Spei­ cherzellen entweder selbsttätig gelöscht oder zweifach gelöscht werden. Daher kann eine Störung der Speicherzellen auftreten.
Ein weiteres Problem liegt darin, daß eine Kontaktfläche von erheblicher Größe benötigt wird, um eine Verbindung zwischen jeder Speicher­ reihe und der entsprechenden Bitleitung herzustellen. Unter dem Platz der Speicherreihen unterhalb der Bitleitungen setzt jede Kontaktfläche, die einen großen Umfang einnimmt, der Verkleinerung der Speicherzellen in der Zeilen­ richtung eine Grenze. Daher ist die Verkleinerung der Speicheranordnung be­ schränkt.
ÜBERSICHT ÜBER DIE ERFINDUNG
Dementsprechend ist es ein Ziel der vorliegenden Erfindung, eine Speicher­ anordnung mit Speicherreihen zu schaffen, die für EEPROM-Geräte von hoher Bitdichte geeignet ist.
Es ist ein weiteres Ziel der vorliegenden Erfindung, ein EEPROM- Gerät zu schaffen, bei dem eine Störung von Speicherzellen verhindert werden kann.
Gemäß einer Ausführungsform der vorliegenden Erfindung enthält eine elektrisch löschbare, programmierbare Halbleiter-Speicheranordnung:
  • a) eine Anzahl Spaltenleitungen,
  • b) eine Anzahl senkrecht zu den Spaltenleitungen verlaufende Bezugsleitungen,
  • c) eine Anzahl Speicherreihen, die in einer einzigen Spalte an­ geordnet sind bzw. zu beiden Seiten jeder Spaltenleitung und in einer oberen und unteren Zeile zwischen jeweils benachbarten Bezugsleitungen liegen, wo­ bei jede obere und untere Speicherreihe auf einer Seite jeder Spalte einen ersten Transistor mit einer Zugelektrode, einer Quellenelektrode und einer Torelektrode und eine Anzahl Transistoren mit schwimmender Torelektrode aufweist, die jeweils über eine Zugelektrode, eine Quellenelektrode, eine schwimmende Torelektrode und eine der Steuerung dienende Torelektrode ver­ fügen, wobei ferner Stromwege von der Zugelektrode zur Quellenelektrode des ersten Transistors und der Transistoren mit schwimmender Torelektrode in Reihe geschaltet sind, wobei fernerhin jede obere und untere Speicher­ reihe an der anderen Seite der Spalte einen zweiten Transistor mit einer Zugelektrode, einer Quellenelektrode und einer Torelektrode und eine Anzahl Transistoren mit schwimmender Torelektrode aufweist und Stromwege von der Zugelektrode zur Quellenelektrode des zweiten Transistors und der Transisto­ ren mit schwimmender Elektrode in Reihe geschaltet sind, und wobei die ersten und zweiten Transistoren und die Transistoren mit schwimmender Tor­ elektrode in einer Anordnung aus Zeilen und Spalten angeordnet sind und die Torelektroden der ersten und zweiten Transistoren und der Transistoren mit schwimmender Torelektrode in den oberen Speicherreihen und die ersten und zweiten Transistoren und die Transistoren mit schwimmender Torelektrode in der unteren Speicherreihe jeweils mit ersten und zweiten Wahlleitungen, mit allen anderen oberen Wortleitungen, mit den dritten und vierten Wahl­ leitungen und mit allen anderen unteren Wortleitungen verbunden sind,
  • d) Hilfsmittel zum Anschluß des ersten und zweiten Transistors an die Spaltenleitung durch eine einzige Kontaktöffnung,
  • e) Hilfsmittel zur Verbindung der anderen Enden der Reihen­ schaltungen in den oberen Speicherreihen mit der ihnen benachbarten Bezugs­ leitung und
  • f) Hilfsmittel zur Verbindung der anderen Enden der Reihen­ schaltungen in den unteren Speicherreihen mit der ihnen benachbarten Bezugs­ leitung.
Gemäß einer anderen Ausführungsform der Erfindung enthält ein Verfahren zum Löschen aller MOS-Transistoren mit schwimmender Torelektrode in einer gewählten Wortleitung einer Speicheranordnung mit mehreren in Zeilen und Spalten vorgesehenen Speicherreihen, die je einen ersten MOS- Transistor und mehrere MOS-Transistoren mit schwimmender Torelektrode auf­ weisen, deren Stromwege von der Zugelektrode zur Quellenelektrode zwischen der Quellenelektrode des ersten Transistors und einer Bezugsleitung in Reihe geschaltet sind, wobei die Zugelektrode des ersten Transistors mit der ent­ sprechenden Spaltenleitung verbunden ist, die Torelektroden der ersten Transistoren der Speicherreihen in derselben Zeile mit einer ersten Leitung und Steuerelektroden der Transistoren mit schwimmender Torelektrode in jeder Zeile der Speicherreihen mit einer Wortleitung verbunden sind, die Schritte:
  • a) alle Spaltenleitungen zu erden,
  • b) in gewählten Speicherreihen, die die gewählte Wortleitung enthalten, eine Stromquelle mit einer Versorgungsspannung an die erste Lei­ tung und nichtgewählte Wortleitungen anzulegen,
  • c) eine Löschspannung an die gewählte Wortleitung anzulegen und
  • d) eine gewählte Bezugsleitung in den gewählten Speicherreihen schwimmen zu lassen.
Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung enthält ein Verfahren zur Programmierung eines gewählten MOS-Transistors mit schwimmender Torelektrode in einer Speicheranordnung mit mehreren in Zeilen und Spalten angeordneten Speicherreihen, die jeweils einen ersten MOS-Tran­ sistor und mehrere MOS-Transistoren mit schwimmender Torelektrode aufweisen, deren Stromwege von der Zugelektrode zur Quellenelektrode zwischen der Quel­ lenelektrode des ersten Transistors und einer Bezugsleitung in Reihe ge­ schaltet sind, wobei die Zugelektrode des ersten Transistors mit der ent­ sprechenden Spaltenleitung, die Torelektroden der ersten Transistoren der Speichereihen in jeder selben Zeile mit einer ersten Leitung und die Steuer­ elektroden der Transistoren mit schwimmender Torelektrode in jeder Zeile der Speicherreihen mit einer Wortleitung verbunden sind, die Schritte:
  • a) eine Programmierspannung an eine gewählte Spaltenleitung anzulegen,
  • b) eine Durchlaßspannung an eine gewählte erste Leitung der Speicherreihen anzulegen, die den gewählten Transistor mit schwimmender Torelektrode enthalten,
  • c) eine Bezugsquellenspannung an eine gewählte Wortleitung anzu­ legen, die mit dem gewählten Transistor mit schwimmender Torelektrode ver­ bunden ist, und
  • d) die Durchlaßspannung zwischen der gewählten ersten Leitung und der gewählten Wortleitung an die nichtgewählte(n) Wortleitung(en) anzu­ legen, so daß sie den gewählten ersten Transistor und einen oder mehrere Transistoren mit schwimmender Torelektrode, die mit der gewählten Spalten­ leitung und der oder den nichtgewählten Wortleitungen verbunden sind, zur Einschaltung veranlaßt und niedriger als die Programmierspannung ist, ob­ gleich sie die Versorgungsspannung der Stromquelle übersteigt.
Außerdem wird an die nichtgewählten Bitleitungen eine Lösch­ sperrspannung angelegt, um die Störung von Zellen zu verhindern, und die Versorgungsspannung der Stromquelle gelangt zwischen der gewählten Wortlei­ tung und der Bezugsleitung an die nichtgewählten Wortleitungen.
BESCHREIBUNG DER ZEICHNUNGEN
Fig. 1 ist ein schematisches Schaltbild einer Speicheranordnung mit Zellen des bekannten EEPROM-Gerätes, das NAND-Zellen besitzt,
Fig. 2 ist demgegenüber ein schematisches Schaltbild einer Speicheranordnung mit Zellen eines EEPROM-Gerätes gemäß der vorliegenden Erfindung,
Fig. 3 ist eine Gestaltungsskizze der Anordnung nach der Fig. 2,
Fig. 4 ist ein Querschnitt durch eine Speicherzelle zur Bildung der Speicheranordnung gemäß der vorliegenden Erfindung, und
die Fig. 5a bis 5f sind Querschnitte längs der Linie a-a der Fig. 3, um die verschiedenen Bearbeitungsschritte bei der Herstellung der Speicheranordnung gemäß der vorliegenden Erfindung zu zeigen.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Eine bevorzugte Ausführungsform der vorliegenden Erfindung sei nun als Beispiel in bezug auf die beiliegenden Figuren erläutert.
In den Fig. 2 und 3 ist ein Teil einer Speicheranordnung gemäß der vorliegenden Erfindung gezeigt, in der nur vier Speicherreihen veranschaulicht sind. Eine Speicheranordnung 100 weist mehrere Speicher­ reihen MSL 1 bis MSLi und MSR 1 bis MSRi auf, die in Form einer Matrix in ge­ meinsam parallelen Zeilen und Spalten angeordnet sind, wobei der Buchstabe i eine positive, ganze Zahl bedeutet. Jede der Speicherreihen MSL 1 bis MSLi enthält einen ersten Reihenwahltransistor ST 1 mit einer Zugelektrode, mit einer Quellenelektrode und mit einer Torelektrode und 8 Bitspeicherzellen MC 1 bis MC 8, die jeweils eine Zugelektrode, eine Quellenelektrode, eine schwim­ mende Torelektrode und eine der Steuerung dienende Torelektrode aufweisen. Alle Speicherzellen besitzen denselben Aufbau und dieselbe Größe.
In der Fig. 4 ist eine Querschnittsansicht einer Speicherzelle MC, die für die vorliegende Erfindung verwendet wird. Die Speicherzelle MC wird leichter mit Hilfe mehrerer Verfahrensschritte verstanden, die im Hin­ blick auf die Fig. 5a bis 5f zu erklären sind. Sie weist einen n⁺-dotier­ ten Zugelektrodenbereich 14 und einen n⁺-dotierten Quellenelektrodenbereich 16 auf, die durch einen Kanalbereich 18 an derOberfläche einer p-Halblei­ ter-Unterlage 12 getrennt sind. Die schwimmende Torelektrode 22 aus einem ersten polykristallinen Silicium ist von dem Kanalbereich 18 durch eine Oxidsperrschicht 28 von etwa 100 Å Dicke getrennt. Eine dielektrische Zwi­ schenschicht 24 (etwa 200 Å Dicke) ist zwischen der schwimmenden Torelektrode 22 und einer Steuerelektrode 26 ausgebildet. Die Steuerelektrode 26 aus ei­ nem zweiten polykristallinen Silicium ist auf der Zwischenschicht 24 hergestellt. In dem Kanalbereich 18 sind n-Verunreinigungen, z. B. Arsen oder Phosphor eingepflanzt. Daher bildet die Speicherzelle MC einen MOS- Transistor mit einem n-Kanal und einer schwimmenden Torelektrode, der im Erschöpfungszustand arbeitet, und dessen ungebrauchte Schwellenwertspannung Vto -2 bis -5 V beträgt.
Gemäß den Fig. 2 und 3 stellen Bitleitungen (oder Spalten­ leitungen) BL 1 bis BLi, die vertikal ausgedehnte Metallstreifen auf einer dicken Oxidschicht sind, jeweils einen Kontakt durch Kontaktöffnungen 50 in der dicken Oxidschicht mit einem n⁺-Diffusionsbereich 52 in der p-Halblei­ ter-Unterlage 12 her. Jeder n⁺-Diffusionsbereich 52 ist mit den Zugelektro­ den zweier Wahltransistoren ST 1 und ST 2 in den Speicherreihen MSLi und MSRi verbunden, die parallel zu der Bitleitung BLi unterhalb von deren beiden Seiten verlaufen.
Jede Quellenelektrode der beiden Wahltransistoren ST 1 und ST 2 ist an der Zugelektrode der Bitspeicherzellen MC 1 angeschlossen. Die Stromwege von der Zugelektrode zur Quellenelektrode der Bitspeicherzellen MC 1 bis MC 8 liegen in jeder Speicherreihe in Reihe zwischen der Quellen­ elektrode des Wahltransistors ST 1 oder ST 2 und einer Bezugsquellenleitung RSL, die ein Abschnitt des n⁺-Diffusionsbereiches 52 ist. Die Bezugsquellen­ leitung RSL, die zu den Bitleitungen senkrecht verläuft, stellt durch Kontaktöffnungen 60 eine Verbindung mit gemeinsamen Bezugsquellenleitungen 62 her, die vertikale Metallstreifen zwischen den beiden Bitleitungen sind.
Weitere Abschnitte des n⁺-Diffusionsbereiches 52 sind Anschluß­ bereiche 53 für die Reihenschaltung der Bitspeicherzellen MC 1 bis MC 8 in jeder Speicherreihe. Schraffierte Bereiche 56 sind Flächen der schwimmenden Torelektroden der Bitspeicherzellen MC 1 bis MC 8, die Abschnitte des ersten polykristallinen Siliciums sind. Ein von einer sich periodisch ändernden Linie und einer weiteren Linie festgelegter, schraffierter Bereich 64 bildet die erste Reihenwahlleitung SSL 1 aus dem ersten polykristallinen Silicium. Die Torelektroden der Wahltransistoren ST 2 sind Teile des ersten polykri­ stallinen Siliciums. Die zweite Reihenwahlleitung SSL 2 aus dem ersten poly­ kristallinen Silicium ist ein schraffierter Bereich 66. Die Torelektroden der ersten Reihenwahltransistoren ST 1 sind Teile des ersten kristallinen Siliciums. Gestrichelte Rechtecke 54 an den Reihenwahlleitungen SSL 1 und SSL 2 sind versenkte n⁺-Bereiche, die auf der Oberfläche der Halbleiter-Un­ terlage 12 ausgebildet sind, um das Potential an der Bitleitung auf die Bitspeicherzellen zu übertragen.
Alle der Steuerung dienenden Elektroden in einer Reihe Speicher­ zellen sind Abschnitte einer Wortleitung aus dem zweiten polykristallinen Silicium. Beispielsweise sind die Steuerelektroden 26 der Bitspeicherzellen MC 1 in einer Zeile Abschnitte der Wortleitung WL 1, die ein Band 68 aus dem zweiten polykristallinen Silicium ist. In derselben Weise sind die Steu­ erelektroden 26 der Bitspeicherzellen MC 2 bis MC 8 jeweils Abschnitte der Wortleitungen WL 2 bis WL 8, die zueinander parallele, langgestreckte Bänder aus dem zweiten polykristallinen Silicium sind, die über den Bereichen 56 der schwimmenden Torelektroden liegen. Leere Bereiche 58 geben eine dicke Oxidschicht zur Isolierung zwischen den Bitspeicherzellen wieder.
Die Speicherreihen sind an einer Achse A einer Zeilenlinie ge­ spiegelt. Daher ist jeder n⁺-Diffusionsbereich 52 aus zwei oberen n⁺-Diffu­ sionsbereichen 52 a und aus zwei unteren n⁺-Diffusionsbereichen 52 b zusammen­ gesetzt, die sich oben und unten jeweils parallel zu der benachbarten Bit­ leitung erstrecken. Endabschnitte der oberen und unteren n⁺-Diffusionsberei­ che 52 a und 52 b sind mit den Zugelektroden der Wahltransistoren ST 1 der er­ sten Speicherreihe auf der linken Seite verbunden, während die auf der rechten Seite an die Zugelektroden der Wahltransistoren ST 2 der zweiten Speicherreihe angeschlossen sind. Da eine einzelne Kontaktöffnung durch den n⁺-Diffusionsbereich auf vier Speicherreihen aufgeteilt wird, kann die hohe Dichte einer Speicheranordnung eines EEPROM-Gerätes erreicht werden.
Der Lösch-, Programmier- und Lesevorgang sei in bezug auf die Speicherreihen der Fig. 2 erläutert.
Entsprechend einer eingegebenen Adresse wird der Löschvorgang für alle Speicherzellen an einer gewählten Wortleitung vorgenommen; das heißt, ein Löschvorgang erfolgt in jeder Zeile (Seite). Um die Erläuterung zu erleichtern, sei das Löschen der Bitspeicherzellen MC 3 an der gewählten Wortleitung WL 3 erklärt.
Eine Löschspannung Ve = 18 V wird an die gewählte Wortleitung WL 3 angelegt, und alle Bitleitungen BL 1 bis BLi werden (auf 0 V) geerdet. Gleichzeitig wird eine Versorgungsspannung Vcc = 5 V auf die Reihenwahllei­ tungen SSL 1 und SSL 2 und alle nichtgewählten Wortleitungen WL 1, WL 2, WL 4 bis WL 8 gebracht, um das Erdpotential der Bitleitungen BL 1 bis BLi auf die Zug­ elektroden der gewählten Bitspeicherzelle MC 3 zu übertragen, und die Bezugs­ quellenleitung RSL wird schwimmend. Daher werden alle Bitspeicherzellen MC 3 gelöscht und zu MOS-Verstärkungstransistoren gemacht, deren Schwellenwert- Spannungen von ungefähr 1 V durch Tunnelelektronen nach Fowler und Nordheim von ihren Zugelektroden zu ihren schwimmenden Torelektroden zustandekommen.
Ein Programmiervorgang der Bitspeicherzellen wird seitenweise vorgenommen. Es sei die Programmierung der Bitspeicherzelle MC 3 der Spei­ cherreihe MSL 1 erklärt, die mit der gewählten Bitleitung BL 1 verbunden ist. Das Erdpotential wird an die gewählte Wortleitung ML 3, die Programmierspan­ nung Vpgm von 13 V an die gewählte Bitleitung BL 1 und eine Durchlaßspannung Vpa an die zweite Reihenwahlleitung SSL 2 und die Durchgangswortleitungen WL 1 und WL 2 zwischen der Reihenwahlleitung SSL 2 und der gewählten Wortleitung WL 3 angelegt, um die Programmierspannung Vpgm zur Zugelektrode der gewählten Bitspeicherzelle MC 3 zu übertragen. Gleichzeitig wird eine Löschsperrspan­ nung Vei von 4 V an die nichtgewählten Bitleitungen BL 2 bis BLi gelegt, um eine unerwünschte Löschung der Bitspeicherzellen MC 1 und MC 2 der nichtge­ wählten Speicherreihen zu verhindern, die mit den Durchgangswortleitungen WL 1 und WL 2 verbunden sind. Außerdem wird die Versorgungsspannung Vcc auf die erste Reihenwahlleitung SSL 1 gebracht. Daher wird die an die gewählte Bitleitung BL 1 angelegte Programmierspannung Vpgm nicht von selbst auf die nichtgewählte Speicherreihe übertragen, die mit der gewählten Bitleitung BL 1 verbunden ist, sondern es wird eine Spannung Vcc-Vt auf die Bitspeicher­ zellen MC 1 und MC 2 der Speicherreihe MSR 1 gebracht, wobei Vt die Schwellen­ wertspannung der Reihenwahltransistoren ST 1 und ST 2 darstellt und bei der Anwendung der vorliegenden Erfindung 1 V beträgt. Die Spannung Vcc-Vt ist im wesentlichen gleich der Löschsperrspannung VRi. Da die Löschsperrspannung Vei den Zugelektroden der Bitspeicherzellen zugeleitet wird, die mit den Durchgangswortleitungen der nichtgewählten Speicherreihen verbunden sind, können daher die Differenzspannungen zwischen ihren schwimmenden Torelektro­ den und ihren Zugelektroden nicht so hoch werden, daß Tunnelelektronen nach Fowler-Nordheim auftreten. Infolgedessen kann ein Problem eines Löschens oder doppelten Löschens nichtgewählter Bitspeicherzellen an den Durchgangs­ wortleitungen vermieden werden.
Andererseits wird die Programmierspannung Vpgm der Zugelektrode der gewählten Bitspeicherzelle MC 3 zugeleitet, wodurch eine Schwellenwert­ spannung eines MOS-Transistors im Erschöpfungszustand von etwa 3 bis 5 V mit Hilfe von Tunnelelektronen nach Fowler-Nordheim programmiert wird, die von der schwimmenden Torelektrode dieses Transistors zu dessen Zugelektrode laufen.
Die Versorgungsspannung Vcc wird an die nichtgewählten Wortlei­ tungen WL 4 bis WL 8 angelegt, die sich zwischen der gewählten Wortleitung WL 3 und der Bezugsquellenleitung RSL befinden. Dies bringt den Effekt mit sich, eine Störung durch eine Löschung der Bitspeicherzelle MC 4 unterhalb der ge­ wählten Bitspeicherzelle MC 3 zu verhindern.
Während des Programmiervorganges schwimmt die Bezugsquellenlei­ tung RSL. Falls das Potential der Bezugsquellenleitung RSL so stark wie beim Programmieren der nichtgewählten Bitspeicherzellen zunimmt, die an die Bezugsquellenleitung RSL angeschlossen sind, kann ein solches Problem durch Abklemmen der Bezugsquellenleitung RSL auf etwa 5 V verhindert werden.
Nun sei das Auslesen der Bitspeicherzelle MC 3 in der gewählten Speicherreihe MSL 1 erläutert. Ein derartiger Lesevorgang kann dadurch vorge­ nommen werden, daß die gewählte Wortleitung WL 3, die Bezugsquellenleitung RSL, die nichtgewählte erste Reihenwahlleitung SSL 1 und die nichtgewählten Bitleitungen BL 2 bis BLi geerdet und die Versorgungsspannung Vcc der gewähl­ ten ersten Reihenwahlleitung SSL 2 und den nichtgewählten Wortleitungen WL 1, WL 2 und WL 4 bis WL 8 und die Lesespannung Vr von 3 V des Tastverstärkers der gewählten Bitleitung BL 1 zugeleitet werden. Wenn die Bitspeicherzelle MC 3 im Löschzustand gehalten wird, fließt in der Bitleitung BL 1 kein Strom. Wenn aber die Bitspeicherzelle MC 3 im programmierten Zustand (oder Schreibzu­ stand) gehalten wird, fließt in der Bitleitung BL 1 Strom. Daher können die Daten der Bitspeicherzelle MC 3 durch die Abfühlung des Stromes durch den Tastverstärker ausgelesen werden.
Die Kombinationen der Spannungen bei den oben erwähnten Arbeits­ weisen der Speicheranordnung sind in der folgenden Tabelle zusammengefaßt.
Spannungszustand für verschiedene Arbeitsweisen - Vorgänge in einer Speicheranordnung
Da, wie bereits erläutert, die Speicheranordnung der vorliegen­ den Erfindung MOS-Transistoren mit n-leitendem Kanal und schwimmender Tor­ elektrode, die im Erschöpfungszustand arbeiten, als Speicherzellen benutzt, hat dies verschiedene Vorteile, wie anschließend beschrieben wird.
Während eines Programmiervorganges kann eine Störung der Spei­ cherzellen verhindert werden. Das heißt also: Da die Durchlaßspannung Vpa bei der vorliegenden Erfindung niedriger als die Löschspannung Ve ist, kann während des Programmiervorganges ein unerwünschtes Löschen oder zweimaliges Löschen der nichtgewählten Speicherzellen an den Durchgangswortleitungen vermieden werden.
Da während des Programmiervorganges die Löschsperrspannung Vei den nichtgewählten Bitleitungen zugeführt wird, kann das zweimalige Löschen von nichtgewählten Speicherzellen an den Durchgangswortleitungen vermieden werden.
Da die Programmierspannung Vpgm und die Durchlaßspannung Vpa, verglichen mit dem bekannten Stand der Technik, niedrig sind, kann die Bela­ stung durch die Isolierung zwischen den Speicherzellen geringer werden, so daß die Verkleinerung der Speicheranordnung erreicht werden kann.
Die Fig. 5a bis 5f sind Querschnittsansichten längs einer Linie a-a′, um verschiedene Verfahrensschritte zu veranschaulichen.
Das Ausgangsmaterial ist ein p-leitendes Siliciumplättchen mit einer <100<-Orientierung und einem spezifischen Widerstand von 5 bis 50 Ω×cm.
Unter Bezugnahme auf die Fig. 5a kann die p-leitende Halbleiter -Unterlage 12 aus dem Ausgangsmaterial, nämlich einer p-Ladungsträger lie­ fernden Quelle bestehen, die in einem n-leitenden Siliciumplättchen ausge­ bildet ist. Auf der Oberfläche der Unterlage 12 ist eine puffernde Oxid­ schicht 81 von etwa 400 Å Dicke und darauf dann eine Siliciumnitridschicht 82 von ungefähr 1500 Å Dicke hergestellt. Anschließend ist entspre­ chend dem gebräuchlichen LOCOS-Verfahren ein Feldbereich zwischen den Spei­ cherreihen durch eine bekannte Lichtdrucktechnik festgelegt und danach ein Feld zur Kanalbeendigung eingepflanzt, sowie eine Feldoxydation zur Ausbil­ dung eines Feldoxides von ca. 7500 Å Dicke ausgeführt.
Wie in der Fig. 5b zu sehen ist, wird auf der Schicht des Feld­ oxides und der Siliciumnitridschicht 82 eine Abschirmschicht 83 aus einem Photowiderstand mit einer Öffnung 84 vorgesehen, um als Abschirmung gegen die Ioneneinpflanzung zu wirken. Für die Einpflanzung wird die Siliciumni­ tridschicht entsprechend der Öffnung 84 entfernt. Anschließend werden die n⁺- versenkten Rechtecke 54 in Form von Schichten aus Arsen bei 100 keV in einer Menge von 1×1015 je cm2 eingepflanzt. Die Abschirmschicht 83, die Silicium­ nitridschicht 82 und die puffernde Oxidschicht 81 werden sämtlich in dem aktiven Bereich entfernt, in dem die Speicherreihen und die n⁺-Diffusions­ bereiche ausgebildet werden.
Wie in der Fig. 5c dargestellt ist, wird eine Oxidsperrschicht 86 von annähernd 400 Å Dicke, deren Abschnitte als Torelektroden der Reihen­ wahltransistoren ST 1 und ST 2 benutzt werden sollen, durch eine bekannte thermische Oxydation auf der Oberfläche der Unterlage 12 gebildet, und dann wird der aktive Bereich aus Bor bei einer Energie von 50 keV in einer Menge von 6×1011 je cm2 eingepflanzt, um die Schwellenwertspannung Vt der Reihen­ wahltransistoren ST 1 und ST 2 einzustellen. Anschließend wird eine zweite Abschirmschicht 87 auf der Oxidsperrschicht 86 in Übereinstimmung mit der Fläche hergestellt, in der die Reihenwahltransistoren ST 1 und ST 2 ausgebil­ det sind, um sie als Abschirmung gegen eine Ioneneinpflanzung zu benutzen, und dann wird Arsen bei einer Energie von 100 keV in einer Menge von etwa 3×1012 je cm2 eingepflanzt, um die neue Schwellenwertspannung Vto der Spei­ cherzellen MC 1-MC 8 im Bereich von -2 bis -5 V einzustellen. Nach der Ein­ pflanzung wird sowohl die Oxidsperrschicht 86 in einer Fläche 88, in der die Bitspeicherzellen ausgebildet sind, als auch die Abschirmschicht 87 ent­ fernt, und dann wird die dünne Oxidsperrschicht 28 für die Torelektroden der Bitspeicherzellen bei einer Temperatur von ungefähr 900°C in einer trocknen Sauerstoffatmosphäre ausgebildet, um die Dicke von etwa 100 Å zu erhalten.
Wie in der Fig. 5d zu sehen ist, wird eine erste polykristal­ line Siliciumschicht 89 durch eine bekannte chemische Aufdampfung auf den Oxidsperrschichten 86 und 28 hergestellt, worauf eine Dotierung mit Phosphor folgt, um einen Filmwiderstand von etwa 50 Ω/mm2 zu erzielen. Abschnitte der dotierten, ersten, polykristallinen Siliciumschicht 89 werden als Tor­ elektroden der Reihenwahltransistoren ST 1 und ST 2 und schwimmende Torelek­ troden der Bitspeicherzellen MC 1 bis MC 8 verwendet. Nach der Dotierung wird eine dielektrische Zwischenschicht 90 von ca. 250 Å Dicke, die aus einer Oxidschicht, einer Nitridschicht und einer Oxidschicht zusammengesetzt ist, auf der ersten polykristallinen Siliciumschicht 89 und dann eine zweite polykristalline Siliciumschicht 91 von etwa 3000 Å auf der dielektrischen Zwischenschicht 90 ausgebildet, worauf eine Dotierung mit Phosphor folgt, um einen Filmwiderstand von ungefähr 20 Ω/mm2 zu erhalten. Wenn notwendig, kann auf der zweiten polykristallinen Siliciumschicht 91 eine Wolframsili­ cidschicht von ca. 2000 Å Dicke niedergeschlagen werden, um die Leitfähig­ keit der Siliciumschicht 91 zu erhöhen. Sowohl die der Steuerung dienenden Torelektroden der Bitspeicherzellen MC 1 bis MC 8 als auch die Wortleitungen WL 1 bis WL 8 sind Abschnitte der zweiten polykristallinen Siliciumschicht 91.
Wie in der Fig. 5e dargestellt ist, werden in Übereinstimmung mit Öffnungen 92 die zweite polykristalline Siliciumschicht 91, die dielek­ trische Zwischenschicht 90 und die erste polykristalline Siliciumschicht 89 beseitigt, und dann wird Arsen bei einer Energie von 75 keV in einer Menge von 6×1015 je cm2 eingepflanzt, damit die n⁺-Diffusionsbereiche 52 entstehen. Nach der Einpflanzung erfolgt ein Eindringprozeß bei einer Temperatur von etwa 975°C in einer trocknen Sauerstoffatmosphäre während einer Zeitspanne von 30 min, um die Diffusionsbereiche 52 festzulegen.
Wie in der Fig. 5f zu sehen ist, wird durch eine chemische Aufdampfung eine Oxidschicht 93 von etwa 1500 Å Dicke niedergeschlagen, und auf dieser wird dann eine BPSG-Schicht 94 von ungefähr 7500 Å Dicke aufge­ bracht. Während einer Zeitspanne von etwa 30 min erfolgt bei einer Tempera­ tur von 925°C in einer Stickstoffatmosphäre ein Fließprozeß, um die Ober­ fläche der BPSG-Schicht 94 einzuebnen, damit sie zur Ausbildung der Bitlei­ tungen in einem Metallisierungsverfahren geeignet ist. Die Kontaktöffnungen 50 und 60 der Fig. 3 werden nach der gebräuchlichen Lichtätztechnik her­ gestellt, und dann werden sie mit Metall überdeckt, um die Kontakte zu den n⁺-Diffusionsbereichen 52 herzustellen, worauf die Musterbildung der Bit­ leitungen BL 1 bis BLi und der gemeinsamen Bezugsquellenleitungen 62 folgt. Die Reihenwahlleitungen SSL 1 und SSL 2 der vom ersten polykristallinen Sili­ cium gebildeten Torelektroden der beiden Reihenwahltransistoren ST 1 und ST 2 können jeweils oberhalb mit dem zweiten polykristallinen Silicium in Kontakt gebracht werden, um die anderen Reihenwahlleitungen SSL 1 und SSL 2 zu benut­ zen.
Die vorausgehende Beschreibung zeigt nur eine bevorzugte Ausfüh­ rungsform der vorliegenden Erfindung. Abänderungen sind für den Fachmann naheliegend, ohne daß er den Rahmen der vorliegenden Erfindung verläßt, der nur durch die angehängten Ansprüche beschränkt ist. Daher dient die gezeig­ te und beschriebene Ausführung nur der Anschauung und nicht der Beschränkung.

Claims (15)

1. Elektrisch löschbare, programmierbare Halbleiter-Speicheranord­ nung mit:
  • a) zahlreichen Spaltenleitungen,
  • b) zahlreichen senkrecht zu den Spaltenleitungen verlaufenden Bezugs­ leitungen,
  • c) mehreren Speicherreihen, die in einer einzigen Spalte bzw. zu beiden Seiten jeder Spaltenleitung und in einer oberen und unteren Zeile zwischen alle ihnen benachbarten Bezugsleitungen angeordnet sind, wobei alle oberen und unteren Speicherreihen an der einen Seite jeder Spalte einen ersten Transistor mit einer Zugelektrode, einer Quellenelektrode und einer Torelektrode und mehrere Tran­ sistoren, die eine Zugelektrode, eine Quellenelektrode, eine schwimmende Torelektrode und eine Steuerelektrode aufweisen, und deren Stromwege von der Zugelektrode zur Quellenelektrode des er­ sten Transistors und der Transistoren mit schwimmender Torelektro­ de in Reihe geschaltet sind, sowie an der anderen Seite der Spalte einen zweiten Transistor mit einer Zugelektrode, einer Quellen­ elektrode und einer Torelektrode und mehrere Transistoren mit schwimmender Torelektrode enthalten, wobei die Stromwege von der Zugelektrode zur Quellenelektrode des zweiten Transistors und der Transistoren mit schwimmender Torelektrode in Reihe geschaltet sind und die ersten und zweiten Transistoren und die Transistoren mit schwimmender Torelektrode in Zeilen und Spalten angeordnet sind, und wobei die Torelektroden der ersten und zweiten Transi­ storen und der Transistoren mit schwimmender Torelektrode in den oberen bzw. unteren Speicherreihen jeweils mit ersten und zweiten Wahlleitungen, allen anderen oberen Wortleitungen, dritten und vierten Wahlleitungen und allen anderen unteren Wortleitungen verbunden sind,
  • d) Hilfsmitteln zur Verbindung der Zugelektroden der 1. und 2. Tran­ sistoren mit der Spaltenleitung durch eine einzige Kontaktöffnung,
  • e) Hilfsmitteln zur Verbindung der anderen Enden der Reihenschaltun­ gen in den oberen Speicherreihen mit der ihnen benachbarten Be­ zugsleitung und
  • f) Hilfsmitteln zur Verbindung der anderen Enden der Reihenschaltun­ gen in den unteren Speicherreihen mit der ihnen benachbarten Bezugsleitung.
2. Speicheranordnung des Anspruches 1, bei der jeder Transistor mit schwimmender Torelektrode ein MOS-Transistor mit n-Kanal ist und im Erschöpfungszustand arbeitet.
3. Speicheranordnung des Anspruches 2, bei der jeder erste und zwei­ te Transistor ein MOS-Transistor mit n-Kanal ist und im Verstär­ kungszustand arbeitet.
4. Speicheranordnung des Anspruches 3, bei der die die Zugelektroden verbindenden Hilfsmittel Abschnitte von n⁺-Diffusionsbereichen auf der Oberfläche einer p-leitenden Unterlage sind, deren Kontakt mit der Spaltenleitung durch die Kontaktöffnung hergestellt ist.
5. Speicheranordnung des Anspruches 4, bei der die Bezugsleitungen Teile der n⁺-Diffusionsbereiche sind.
6. Speicheranordnung des Anspruches 2, bei der der MOS-Transistor mit n-Kanal und schwimmender Elektrode eine neue Schwellenwert­ spannung von -2 bis -5 V aufweist.
7. Verfahren zur Löschung aller MOS-Transistoren mit schwimmender Torelektrode in einer gewählten Wortleitung einer Speicheranord­ nung, deren zahlreiche Speicherreihen in Zeilen und Spalten ange­ ordnet sind und je einen ersten MOS-Transistor und mehrere MOS- Transistoren mit schwimmender Torelektrode und Stromwegen aufwei­ sen, die von der Zugelektrode zur Quellenelektrode laufen und in Reihe zwischen der Quellenelektrode des ersten Transi­ stors und einer Bezugsleitung geschaltet sind, wobei die Zugelek­ trode des ersten Transistors an die entsprechende Spaltenleitung, die Torelektroden der ersten Transistoren der Speicherreihen in jeder selben Zeile an eine erste Leitung und Steuerelektroden der Transistoren mit schwimmender Torelektrode in jeder Zeile der Speicherreihen an eine Wortleitung angeschlossen sind, mit den Schritten:
  • a) alle Spaltenleitungen zu erden,
  • b) eine Versorgungsspannung an die erste Leitung und nichtgewählte Wortleitungen der gewählten Speicherreihen anzulegen, die die ge­ wählte Wortleitung enthalten,
  • c) eine Löschspannung auf die gewählte Wortleitung aufzubringen und
  • d) eine gewählte Bezugsleitung in den gewählten Speicherreihen schwimmen zu lassen.
8. Verfahren des Anspruches 7, bei dem jeder MOS-Transistor mit schwimmender Torelektrode einen n-Kanal aufweist und im Erschöp­ fungszustand arbeitet.
9. Verfahren des Anspruches 8, bei dem der erste Transistor ein MOS- Transistor mit einem n-Kanal ist, der im Verstärkungszustand ar­ beitet.
10. Verfahren des Anspruches 9, bei dem die Versorgungsspannung im allgemeinen 5 V beträgt.
11. Verfahren zur Programmierung eines gewählten MOS-Transistors mit schwimmender Torelektrode in einer Speicheranordnung, bei der zahlreiche Speicherreihen in Zeilen und Spalten angeordnet sind und jeweils einen ersten MOS-Transistor und mehrere MOS-Transi­ storen mit schwimmender Torelektrode aufweisen, deren Stromwege von der Zugelektrode zur Quellenelektrode zwischen der Quellen­ elektrode des ersten Transistors und einer Bezugsleitung in Reihe geschaltet sind, wobei die Zugelektrode des ersten Transistors an die entsprechende Spaltenleitung, die Torelektroden der ersten Transistoren in den Speicherreihen jeder selben Zeile an die erste Leitung und die Steuerelektroden der Transistoren mit schwimmen­ der Torelektrode in jeder Zeile der Speicherreihen an eine Wort­ leitung angeschlossen sind, mit den Schritten:
  • a) eine Programmierspannung an eine gewählte Spaltenleitung anzule­ gen,
  • b) eine Durchlaßspannung auf eine gewählte erste Leitung der Spei­ cherreihen aufzubringen, die den gewählten Transistor mit schwim­ mender Torelektrode enthalten,
  • c) eine Bezugsquellenspannung einer gewählten Wortleitung zuzuleiten, die mit dem gewählten Transistor mit schwimmender Torelektrode verbunden ist, und
  • d) eine Durchlaßspannung an die gewählte(n) Wortleitung(en) zwischen der gewählten ersten Leitung und der gewählten Wortleitung anzu­ legen, so daß die Durchlaßspannung den gewählten ersten Transistor und den (oder die) Transistor(en) mit schwimmender Torelektrode einschaltet, der (bzw. die) mit der gewählten Spaltenleitung und der (bzw. den) nichtgewählten Wortleitung(en) verbunden ist (bzw. sind), und niedriger als die Programmierspannung ist, obgleich sie die Versorgungsspannung übersteigt.
12. Verfahren des Anspruches 11, bei dem jeder Transistor mit schwim­ mender Torelektrode ein MOS-Transistor mit einem n-Kanal und schwimmender Elektrode ist, der im Erschöpfungszustand arbeitet, und der erste Transistor ein MOS-Transistor mit einem n-Kanal ist und im Verstärkungszustand arbeitet.
13. Verfahren des Anspruches 12, bei dem ferner eine Löschsperrspan­ nung den nichtgewählten Bitleitungen zugeführt wird, die eine Schwellenwertspannung des ersten Transisstors und kleiner als die Versorgungsspannung ist.
14. Verfahren des Anspruches 13, bei dem weiterhin die Versorgungs­ spannung an die nichtgewählten Wortleitungen zwischen der gewähl­ ten Wortleitung und der Bezugsleitung angelegt wird und die Be­ zugsleitung schwimmt.
15. Verfahren des Anspruches 14, bei dem die Versorgungsspannung 5 V beträgt und die Bezugsquellenspannung Erde ist.
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