DE3117719C2

DE3117719C2 -

Info

Publication number: DE3117719C2
Application number: DE3117719A
Authority: DE
Inventors: Eliyahou Dr. Los Altos Calif. Us Harari
Original assignee: Individual
Current assignee: Individual
Priority date: 1980-09-08
Filing date: 1981-05-05
Publication date: 1988-04-28
Also published as: JPS5750476A; US4409723A; JPH0130315B2; DE3117719A1

Description

Die vorliegende Erfindung betrifft ein Verfahren gemäß dem Oberbegriff des Anspruches 1.

Aus "Electronics" vom 31. 7. 1980, Heft 17, Seiten 89 bis 92 und insbesondere aus den Fig. 2 und 3 und deren Beschreibung ist eine elektrisch löschbare, wiederprogrammierbare, nichtflüchtige Speicheranordnung (EEPROM) bekannt, die im wesentlichen auch Gegenstand der älteren, nicht vorveröffentlichten deutschen Patentanmeldung P 31 03 160 ist. Im Gegensatz zu einer EPROM-Speicher anordnung, bei der das Löschen mittels UV-Bestrahlung erfolgt, ist bei dieser EEPROM-Speicheranordnung das Löschen auf elektrischem Wege ermöglicht. Es werden hierzu sogenannte "heiße" Elektronen verwendet, die die das schwebende Gate isolierenden Schichten durchtunneln. Diese bekannte Anordnung weist entsprechend dem CMOS-Aufbau eine Wanne auf.

Diese genannte ältere Anmeldung ist auch die Basis für das Verfahren der vorliegenden Erfindung, so daß bezüglich einer noch eingehenderen Erörterung des aus "Electronics" bekannten Standes der Technik auf die nachfolgende, insbesondere anhand der Fig. 1A und 1B gegebene Beschreibung verwiesen werden kann.

Die in Fig. 1A dargestellte bekannte Speicheranordnung befindet sich ohne Ladung am schwebenden Gate 114 F normalerweise in ihrem niedrigen Schwellenzustand (V _T = +1,0 V). Sie kann durch Anlegen einer hohen Spannung V _D an das Drain 120 D und an das Steuergate 114 C auf einen hohen Schwellenzustand (V _T +5 V) programmiert werden, wobei V _D typisch 15 V und V _C typisch 20-25 V betragen und zwar bei einer Sourcespannung von V _S=0 V und einer Substrat- Vorspannung V _B=0 V. Das Verschieben der Schwellenspannung wird durch Injektion heißer Elektronen in dem Drain- Abschnürbereich des Kanals erreicht, wie das schematisch durch Pfeile unter dem schwebenden Gate 114 F in Fig. 1A dargestellt ist. Die injizierten Elektronen werden ständig an dem schwebenden Polysilizium- Gate 114 F eingefangen, das von dem Substrat und dem Steuergate mittels dielektrischer Filme 126 C und 126 F isoliert ist. Der Film 126 F besteht üblicherweise aus ≈ 1000 Å thermischen Oxids. Das Vorhandensein überschüssiger Elektronen am schwebenden Gate 114 F erfordert, daß V _C ein immer positiver werdendes Potential ist, um die Inversions- bzw. Schwellenspannung zu erreichen. Eine in ihren hohen Zustand befindliche Zelle leitet nicht, wenn V _C = +5 V während des Lesezyklus beträgt. Alle Zellen der Speicheranordnung können durch Beleuchten der Anordnung mit ultraviolettem Licht gelöscht werden. Dieses Licht gibt den eingefangenen Elektroden ausreichend Energie, damit sie aus dem Polysilizium in die SiO₂-Schichten darüber oder darunter zur Sammlung in dem Substrat oder durch das schwebende Gate entweichen können, was als interne Fotoemission bezeichnet wird. Andererseits kann die Anordnung durch Anlegen eines starken elektrischen Feldes zwischen dem schwebenden Gate und dem Steuergate oder dem Substrat gelöscht werden, wodurch sich eine momentane Elektronenleitung durch den entsprechenden SiO₂-Film ergibt, was als Fowler-Nordheim- Leitung bezeichnet wird.

Drei Schlüsselfaktoren steuern den Wirkungsgrad des selektiven Einschreibens in eine Speicheranordnung unter Verwendung einer Speicheranordnung gemäß Fig. 1A. Der erste ist die Stärke der kapazitiven Kopplung zwischen dem schwebenden Gate und dem Steuergate (C _c1 in Fig. 1B). Dies hängt von der geometrischen Überlappung zwischen den beiden Gates und von der Dicke und der Brechzahl des Isolierfilms 126 C zwischen den beiden ab. Bedauerlicherweise besteht, wenn dieser Film zu dünn gemacht wird, die Möglichkeit von Kurzschlüssen zwischen den beiden Gates, insbesondere wenn ein hoher Spannungszustand während des Einschreibens vorliegt. Der zweite und der dritte Faktor sind die Kanallänge L zwischen Source und Drain und die Kanal-Dotierungs konzentration P. Um so kürzer L und um so höher P sind, um so wirkungsvoller wird der Mechanismus der Injektion von heißen Elektronen. Jedoch kann eine kurze Länge L einen Durchgriff zwischen Source 120 S und Drain 120 D auslösen, wenn die Drain in dem hohen Spannungszustand ist, und kann eine hohe Dotierung P einen Übergangs-Lawinendurchbruch auslösen, auch während des hohen Spannungszustandes. Beide Erscheinungen müssen in einer Speicheranordnung unbedingt vermieden werden.

Herkömmlich wurde implizit oder explizit auch angegeben, daß die parasitären Kapazitäten von dem Steuergate 114 C und dem schwebenden Gate 114 F zur Source 120 S und Drain 120 D den Betrieb der Zelle 110 nachteilig beeinflussen und daß diese durch genaue Selbstjustierung verringert werden müssen. Insbesondere ist die Kapazität C _d1 zwischen dem schwebenden Gate 114 F und dem Drain 120 D aufs äußerste zu verringern, was ermöglicht, daß das schwebende Gate 114 F dem Potential an dem Drain 120 D nicht folgt. Während des Einschreibens zeigt wegen des hohen Wertes von V _D jede nichtadressierte Zelle in der gewählten Spalte einen niederpegeligen Zustand (etwa 10 µA) aufgrund der C _d1-Kopplung der Drain mit den schwebenden Gates der nichtadressierten Zellen bzw. der Zellen ohne Zugriff, wodurch bestimmte dieser Zellen etwas durchgeschaltet werden. Ein 64K-EPROM (256 Zeilen und 256 Spalten) besitzt im ungünstigsten Fall einen parasitären Strom aufgrund dieses Effektes von einigen Milliampère, ein Betrag, der oberhalb des Schreibstroms der adressierten Zelle liegt (1 mA). Ströme dieser Größenordnung können die Datenleitungsspannung laden und Fehler aufgrund des verringerten Schreibwirkungsgrades auslösen. Diese Bedingung wird mit "Drain-Durchschalten" bezeichnet.

Es ist Aufgabe der Erfindung, ein Verfahren nach dem Oberbegriff des Anspruches 1 dahingehend zu verbessern, daß es möglich ist, durch lediglich eine Schichtdickenänderung wahlweise eine EPROM- oder eine EEPROM-Speicheranordnung herzustellen.

Die Aufgabe wird mit einem Verfahren gemäß Patentanspruch 1 gelöst.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen genannt. Bei einer nach dem erfindungsgemäßen Verfahren hergestellten Speicheranordnung kann im Gegensatz zu bekannten Speicheranordnungen die Kapazität C _d1 (Fig. 1B) zwischen dem Drain und dem schwebenden Gate absichtlich stark erhöht werden und zwar wie auch bei einer Anordnung der älteren Anmeldung. Es wird der Drain-Durchschalt-Zustand vermieden und zwar durch wesentliches Entkoppeln des schwebenden Gates von dem Source-Bereich. Wie bei der Anordnung der älteren Anmeldung läßt sich eine höhere kapazitiv gekoppelte Spannung erreichen als es bisher möglich war.

Bei einer Anordnung nach der älteren Anmeldung und bei einer erfindungsgemäß hergestellten Anordnung ergibt sich eine Erhöhung der vertikalen Feldstärke, die die heißen Elektronen von dem Abschnürungsbereich des Kanals zum schwebenden Gate während des Programmierens der Zelle beschleunigt. Trotz der strengeren kapazitiven Kopplung zwischen dem Drain und dem schwebenden Gate wird während des Lesebetriebes der Kanal zwischen dem Source und dem Drain in zugriffsfreien Zellen nicht infolge Drain-Durchschaltens leitend.

Ein Ausführungsbeispiel, das ein dünnes Tunnelungs- Dielektrikum verwendet, wie ein Siliziumdioxid oder ein Siliziumnitrid, wird einfach neu programmiert durch Absenken des Potentials an dem Steuergate auf einen niedrigen Pegel (insbesondere -20 V), während die Source, die Drain und das Substrat auf 0 V gehalten werden. Die Elektronen des schwebenden Gates (für eine Anreicherungs-N-Kanal-Einrichtung) werden von dem schwebenden Gate in das Substrat der Einrichtung abgelenkt bzw. verschoben, wodurch die jeweilige Zelle entprogrammiert wird.

Während des Entprogrammierens einer bestimmten Zelle wird ein Entladen aller anderer Zellen, die das gleiche Steuergate besitzen, verhindert durch Anlegen einer positiven Spannung von etwa +20 V an die entsprechenden Drain-Bereiche. Dies verhindert, daß ein starkes Feld über das schwebende Gate zum Substrat erzeugt wird, wodurch verhindert wird, daß die Ladung aller dieser anderen schwebenden Gates geändert wird. Andererseits können alle einem gegebenen Steuergate- Aufbau zugeordneten schwebenden Gates simultan gelöscht werden durch Halten der Spannung an jedem der Drain-Bereiche auf der Spannung des Substrats.

Ein Bereich eines dünnen Oxids unterhalb eines Abschnittes des schwebenden Gates wird über dem Kanalbereich gebildet. Dieser Bereich des dünnen Oxids ermöglicht, daß das schwebende Gate wieder programmierbar ist unter Verwendung einer Elektronen-Durchtunnelung mit einem relativ hohen Spannungsimpuls, der dem schwebenden Gate durch entweder dessen Drainkapazität oder dessen Steuergatekapazität zugeführt wird.

Weitere Erläuterungen gehen aus der nachfolgenden Figurenbeschreibung hervor. Es zeigen

Fig. 1A eine Schnittansicht einer vorbekannten Speicherzelle,

Fig. 1B schematisch eine Ansicht der Ansteuerkapazitäten der Zelle gemäß Fig. 1A,

Fig. 2A eine Seiten-Schnittansicht der Speicherzelle der älteren Anmeldung unter Darstellung der Kapazität C _d2 zwischen dem schwebenden Gate und der Drain mit oder ohne Maßnahme bezüglich der Tunnel- Löschung unter Verwendung eines dünneren Abschnittes 215 F eines Gate-Dielektrikums als bei dem Rest des Gate-Dielektrikums,

Fig. 2B eine schematische Ansicht der Ansteuerkapazitäten der Zelle gemäß Fig. 2A, wobei die Kapazität C _t2 nur bei dem Ausführungsbeispiel mit Tunnel-Löschung vorhanden ist,

Fig. 3A eine Schnittansicht dreier Zellen mit Ausführungsform einer einzigen Diffusion bei dem erhöhten schwebenden Ansteuer-Gate gemäß Fig. 2 mit oder ohne Vorsehen der Tunnel-Löschung,

Fig. 3B in Aufsicht eine 3 × 3-Anordnung des Ausführungs beispiels mit einem Diffusionsbereich gemäß Fig. 3A,

Fig. 4 eine Darstellung der Beziehung zwischen der Spannung des schwebenden Gates und dem Verhältnis C _d/C _c, wobei C _d die Kapazität zwischen Drain und schwebendem Gate und C _c die Kapazität zwischen Steuergate und schwebendem Gate sind,

Fig. 5A-5G eine Verfahrensschrittfolge, die schon nach der älteren Anmeldung zum Bilden der hochdichten Anordnung Anwendung gefunden hat,

Fig. 6A, 6B eine Darstellung der gegenüber der älteren Anmeldung unterschiedlichen Schritte des erfindungsgemäßen Verfahrens zur Herstellung einer hochdichten Speicheranordnung,

Fig. 6C den Querschnitt einer Speicheranordnung, die gemäß dem Verfahren der Erfindung hergestellt ist,

Fig. 7 eine Seiten-Schnittansicht des vollständigen Aufbaus bei Ausbildung innerhalb eines P-Vertiefungs bereiches in einem N-Substrat.

Bei der folgenden ausführlichen Erläuterung einer nach dem erfindungsgemäßen Verfahren herzustellenden Speicheranordnung werden bestimmte definierte Ausdrücke verwendet, nämlich:

Vwd = Drain-Schreibspannung Vwc = Steuergate-Schreibspannung Vrc = Steuergate-Lesespannung Vrd = Drain-Lesespannung.

Die nichtflüchtige EPROM-Speicheranordnung 210 der älteren Anmeldung und gemäß Fig. 2A besitzt ein schwebendes Gate 214 F, das den größten Teil der Drain 220 D überlagert zum Bilden einer Kapazität C _d2 zwischen Drain und schwebendem Gate und das den Kanalabschnitt 218 F neben der Drain 220 D unter Bildung der Kapazität C _f2 überlappt. Das Steuergate 214 C erstreckt sich über das schwebende Gate 214 F unter Bildung der Kapazität C _c2 wie bei der herkömmlichen Zelle 110. Jedoch besitzt das Steuergate 214 C zusätzlich einen Abschnitt 214 C′, der sich nach unten in Richtung auf den Kanalabschnitt 218 C′ neben der Source 220 S erstreckt, um so eine Kapazität C _b2 zwischen dem Steuergateabschnitt 214 C′ und dem Kanalabschnitt 218 C′ zu bilden. Während des Schreibens erreicht die Drain-Schreibspannung Vwd ein Beschleunigungsfeld von der Source 220 S zur Drain 220 D und verteilt auch wieder die restlichen Elektronen am schwebenden Gate 214 F über Reihenkopplungskapazitäten C _d2 und C _f2 (Fig. 2B). Eine negative Ladung sammelt sich auf dem Teil des schwebenden Gates 214 F an, das den Teil der Kapazität C _d2 über der Drain 220 D aufweist, und eine positive Ladung sammelt sich auf dem Abschnitt des schwebenden Gates 214 F an, das den Teil der Kapazität C _f2 über den Kanalabschnitt 218 F aufweist, wodurch ein Inversionsbereich im Kanalabschnitt 218 F gebildet wird. Im wesentlichen wird der Drain-Diffusionsbereich 220 D als zweites Steuergate zum Erzeugen nicht nur eines strengen bzw. starken elektrischen Querfeldes zwischen der Source 220 S und der Drain 220 D abhängig von der Schreibspannung Vwd, die an die Drain in Übereinstimmung mit der Schreibspannung Vwc an dem Steuergate angelegt ist, sondern auch eines strengen bzw. starken Querfeldes über das Oxid 226 F verwendet zur verbesserten Injektion heißer Elektronen von dem Kanalabschnitt 218 F zum schwebenden Gate 214 F.

Die Steuergate-Schreibspannung Vwc, die an das Steuergate 214 C anglegt ist, invertiert den Kanalabschnitt 218 C′ über die Kapazität C _b2, um so den Leitungsweg über den Kanal 218 der adressierten Zelle zu vervollständigen. Die Steuergate-Schreibspannung Vwc unterstützt auch das Ausbilden der Inversion im Kanalabschnitt 218 F unter dem schwebenden Gate 214 F über die Dielektrika 226 C und 226 F mittels der Kapazität C _c2. Elektronen von der Source 220 S werden in Querrichtung (lateral) längs der beiden Inversions bereiche des Kanals 218 durch die Drain-Schreibspannung Vwd beschleunigt. Ein winziger Bruchteil dieser heißen Elektronen wird über das Dielektrikum 226 F in das schwebende Gate 214 F injiziert durch das elektrische Querfeld 224 F über die Kapazität C _d2, das durch die Steuergate- Schreibspannung Vwc und durch die Drain-Schreibspannung Vwd erzeugt ist, die mit dem schwebenden Gate durch die Kapazität C _f2 gekoppelt sind. Es ist wichtig festzustellen, daß die Injektion heißer Elektronen im wesentlichen nur in dem Abschnürungsbereich des Kanals 218 F auftritt, d. h. innerhalb höchstens 1 µm weg von dem Drain-Diffusionsbereich. Dieser Umstand wird vorteilhaft bei der hochdichten Anordnung gemäß den Fig. 3A und 3B verwendet, um eine zufällige Schreibstörung zu verhindern, wie das weiter unten erläutert werden wird.

Während des Lesens besitzen Zellen, die mit Q _j, der Ladung am schwebenden Gate 214 F, programmiert worden sind, einen hohen Schwellenwert und bleiben nichtleitend bzw. gesperrt. Jedoch leiten unprogrammierte Zellen ohne Q _j sehr leicht abhängig von den niedrigeren Zugriffsspannungen Vrc und Vrd. Die erhöhte Ansteuerkapazität in den Zellen 210 gegenüber der herkömmlichen Zelle 110 aufgrund der absichtlichen Erhöhung des Wertes der Kapazität C _d2 gegenüber der herkömmlichen Zelle 110 ergibt eine Ladung Q _j höherer Dichte auf dem schwebenden Gate 214 F und eine stärkere Kanal steuerung ohne entsprechende Erhöhung des Zellenbereiches oder der Zugriffsspannungen.

Die auch in der älteren nichtvorveröffentlichten Anmeldung vorgesehene Reihensteuerung des Kanals 218 über zwei unabhängige Kapazitäten C _f2 und C _b2 verhindert einen niederpegeligen Drain-Durchschalt-Strom über teilweise adressierte Zellen, d. h., über Zellen, zu denen lediglich über Vwd Zugriff besteht, jedoch nicht über ein entsprechendes Vwc. Eine N-Kanal- Inversion muß hier in beiden Kanalabschnitten 218 C′ durch Vrc, der Lesespannung, die an das Steuergate 214 C während des Lesens angelegt ist, und im Kanalabschnitt 218 F durch Vrd, der Drain-Spannung, die an der Drain 220 C während des Lesens angelegt ist, und Vrc zum Tragen bzw. Führen des Kanalstroms erreicht werden.

Ein Oberflächen-Durchgriff über den Kanal 218 wird in Zellen ohne Zugriff, d. h., in Zellen, an die weder Vrc noch Vrd angelegt ist und bei Zellen mit teilweisem Zugriff, d. h., bei Zellen, an die lediglich Vrd angelegt ist, aufgrund der Abwesenheit mindestens einer der erforderlichen Reiheninversionen vermieden. Die Länge des Kanals 218 kann daher unter die Durchgriffs-Grenze der herkömmlichen Zelle 110 verkürzt werden. Die Aufteilung des Kanals 218 in zwei unabhängige Abschnitte 218 C′ und 218 F für die Zugriffssteuerung erhöht die Entwurfswahl verschiedener Dotierungspegel in jedem Abschnitt. Der Dotierungspegel und damit die Kanalinversions- Schwellenspannung irgendeines oder beider Kanalabschnitte kann zum Folgen jeder Entwurfsanwendung verringert, oder auch erhöht werden. Beispielsweise erreicht ein erniedrigter Schwellenwert im Abschnitt 218 C′ eine erhöhte Zellenansteuerung während des Lesens ohne nachteilige Beeinflussung des Schreibwirkungsgrades, der proportional von den Dotierungs konzentrationen im Abschnitt 218 F abhängt.

Die Dichte der Speicher-Anordnung kann durch Verwendung einer einfachen bzw. einzigen Diffusion bzw. eines einzigen Diffusions bereiches 320 (Fig. 3A, 3B) erhöht werden, die entweder als Source oder als Drain wirkt, abhängig von den Spannungsbeziehungen zwischen den benachbarten Diffusions bereichen 320 L und 320 R. Jeder Diffusionsbereich 320, wie die Diffusionsbereiche 320 L, 320 und 320 R in der Anordnung 340, bilden eine Bit-Leitung, die von allen sie überlappenden schwebenden Gates 314 F geteilt wird. Die Steuergates 314 A, 314 B, 314 C usw. laufen senkrecht zu den Diffusions bereichen 320 und steuern die Kanalleitung durch Kanalabschnitte 318 C′ und 318 F zwischen jeweils zwei Diffusions bereichen 320. Jeder Diffusionsbereich 320 besitzt einen Kanalabschnitt 318 C′ und 318 F auf jeder Seite. Der Raum bzw. Abstand 319 zwischen benachbarten Zeilen, wie zwischen den Zeilen 314 A und 314 C, ist ein Isolierbereich, der gebildet wird durch entweder selbstjustierte Kanalstopp- Ionenimplantation, dem sich verlängerte Oxidation anschließt, oder durch konventionelle Isolation durch Isoplanarverfahren. Die erste Isoliertechnik, d. h., die Kanalstopp- Ionenimplantation ist vorzuziehen, da sie eine höhere Anordnungs dichte und eine planarere bzw. ebenere Topographie erreicht, wobei die starke Kanalstopp-Borionenimplantation vorteilhaft während des Schreibens verwendet werden kann, da sie die Kanal-Dotierungskonzentration an den Rändern des Kanals als Ergebnis der lateralen bzw. Querdiffusion der implantierten Verunreinigungen von dem Isolierbereich in den Kanalbereich während anschließender Hochtemperatur verarbeitung wesentlich erhöht. Die Kanalränder werden daher der Bereich, in dem die Programmierung vorzugsweise erfolgt. Mit einer starken Kanalstopp-Isolierungsimplantation kann die Kanaldotierung in dem Rest des Kanals 318 F 318 C′ gerade ausreichend niedrig bleiben, um eine etwas positive Schwellenspannung für eine Anordnung mit N-Kanal- Anreicherung zu erreichen.

Jeder Diffusionsbereich 320 ist an einer Durchgangsstelle 337 alle 8 oder 16 Zeilen 314 mit einer Metalleitung 335 kontaktiert, die parallel zu dem Diffusionsbereich verläuft. Eine vorbekannte Zelle 110 erfordert dagegen eine Durchgangsöffnung alle zwei Zellen, und jeder nichtgeöffnete Durchgang hat verheerende Anordnungsfehler zur Folge. Im Gegensatz wird jeder Durchgang bei der Anordnung 340 von 8 oder 16 Zellen geteilt, wobei ein nichtgeöffneter Durchgang keinesfalls verheerend ist, da er lediglich den Diffusionsbereich- Bitleitungs-Widerstand etwas erhöht, was bei dem Schaltungsentwurf berücksichtigt werden kann. Das Ergebnis ist eine Erhöhung der Zellendichte und ein wesentlicher Vorteil einer erfindungsgemäß hergestellten und einer der älteren Anmeldung gemäßen Speicheranordnung gegenüber der herkömmlichen Anordnung.

Die Verfahrensfolge, gemäß der älteren Anmeldung für die Speicheranordnung 310 ist ein Verfahren mit zwei Polysilizium-Pegeln, das einen untenliegenden Drain-Diffusionsbereich unterhalb des schwebenden Gate 314 F erfordert, der in dem Verfahren früher vorzusehen ist. Dies erfordert einen zusätzlichen Maskierungsschritt, jedoch kann das zusätzliche Diffundieren als weiterer Pegel zur Zwischenverbindung zur Verwendung bei einer dichten peripheren Schaltungsanordnung verwendet werden (ein selbstjustiertes Standard- Verarbeiten läßt keine Diffusion zu, die unter Polysilizium gehen).

Die Anordnung 340 erfordert besondere Schreib- und Lese spannungszustände, um sicherzustellen, daß kein zufälliges Programmieren oder fehlerhaftes Auslesen stattfindet. Gemäß Fig. 3B wird, wenn die Zelle A₂ in ihren hohen Schwellen spannungszustand zu programmieren ist, die Spalte 335, und damit der darunter liegende Drainbereich 320, da die Spalte 335 mit der Drain 320 über den Durchgang 337 verbunden ist, auf +15 V, d. h., Vwd = 15 V, gebracht, wobei alle anderen Spalten auf 0 V sind. Die Steuergate-Zeile 314 A wird auf ≈ +20 V, d. h., Vwc = +20 V, gebracht, wobei alle anderen Zeilen auf 0 V sind. Die Zelle A₂ besitzt nun die richtigen Feld bedingungen für die Injektion heißer Elektroden, d. h., ein horizontales Feld von der Source 320 L zur Drain 320 und ein vertikales Feld von dem N-Kanal zwischen Source 320 L und Drain 320 zu dem schwebenden Gate 314 F unter dem Gate 314, und wird durch die Injektion von Ladung auf dem schwebenden Gate 314 F programmiert. Die Zelle B₂ besitzt die richtige Vwd-Spannung, d. h., die Drain-Schreibspannung, jedoch keinen Kanalstrom, da die Spannung an dem Steuergate 314 B niedrig ist. Die Zelle A₁ besitzt einen invertierten Kanal, jedoch kein beschleunigendes Horizontalfeld, da 335 L und Vwd an der Drain 320 L niedrig sind. Die Zelle A₃ ist die einzige Zelle außer der Zelle A₂ mit sowohl beschleunigendem Horizontalfeld zwischen Source und Drain und invertiertem Kanal mit einem starken Feld zur Injektion heißer Elektronen. Wegen einer niedrigen Spannung (0 V) an der Drain 320 R und der nichtsymmetrischen Art der Zelle 310 besitzt jedoch die Zelle A₃ kein schwebendes Gate, das den Kanal-Durchgriffsbereich überlappt, der bei den angegebenen Spannungsbedingungen innerhalb annähernd 1 µm vom Diffusionsbereich 320 auftritt. Daher werden irgendwelche heiße Elektronen, die von dem Kanal injiziert werden, unschädlich am Steuergate 324 A statt an dem schwebenden Gate der Zelle A₃ gesammelt. Weiter ergibt sich, daß die nichtsymmetrische Art des Aufbaus 310 ein elektrisches Feld über C _f3 zur Folge hat, das sehr viel kleiner für die Zelle A₃ ist als für die Zelle A₂, da das schwebende Gate der Zelle A₃ über die Kapazität C _d3 mit dem Diffusions bereich 320 R gekoppelt ist, der auf 0 V ist, während das schwebende Gate der Zelle A₂ kapazitiv mit dem Diffusions bereich 320 gekoppelt ist, der auf +15 V ist.

Aus der obigen Beschreibung ergibt sich, daß die nichtsymmetrische Art älterer Anordnung 310 eine sehr dichte Ausführung der Anordnung 340 ermöglicht. Beim Herstellen der Anordnung muß darauf geachtet werden, daß das schwebende Gate 314 F sich nicht näher als 0,5-1,0 µm an der linksseitigen Diffusionsbereich 320 annähert, d. h., der Kanal unter dem Steuergateabschnitt 314 C′ muß ausreichend lang sein und dessen Dotierungskon zentration muß richtig eingestellt sein, um ein zufälliges Schreiben einer Zelle während des Schreibzyklus einer benachbarten Zelle zu vermeiden.

Es ist festzuhalten, daß dann, wenn die Zelle derart hergestellt ist, daß C _d3 < C _c3, durch Wahl der Filmdicke und der Überlappungsbereiche der Dielektrika, Vwd statt Vwc die dominierende Spannung während des "Schreibens" ist und daher die Spannung Vwc auf +5 V gebracht werden kann, nämlich gleich wie Vrc. Dies hat den Vorteil beim Schaltungsentwurf, daß die gesamte Zeilen-Decodierschaltungs anordnung nun so ausgebildet sein kann, daß sie in dem niederen Spannungsbereich für sowohl Schreiben als auch Lesen arbeitet.

Das Lesen der Zelle A₂ kann auf verschiedenen Wegen erfolgen. Ein Weg ist, alle Spalten 335 auf +5 V anzuheben mit der Ausnahme von 335 L, die auf 0 V ist. Die Zeilenleitung 314 A wird ebenfalls auf +5 V gebracht, wobei alle anderen Zeilen auf 0 V sind. Wenn die Zelle A₂ in dem niedrigen Schwellenzustand ist, entlädt sie 335 auf 0 V über den Reihenkanal zwischen 335 (Drain) und 335 L (Source). Der Spannungsabfall an 335 wird durch einen Ladungs-Abfrageverstärker am Unterende der Spalte erfaßt, der verriegelt wird, nachdem die Spannung auf der Leitung 335 oder äquivalent dazu die Spannung an der Drain 320, einige 100 mV unter +5 V abgefallen ist. Die Zelle A₃ leitet nicht, weil deren Source 320 nicht um eine vollständige Transistor- Schwellenspannung unter deren Steuergate-Spannung (314 A) abfallen kann.

Wenn die Zelle A₂ in ihrem hohen Schwellenzustand ist, leitet sie nicht unter den Bedingungen, die vorstehend erläutert worden sind, wobei 335 oder 320 auf +5 V gelassen sind. Der Abfrageverstärker kann den Spannungsabfall an 335 mit dem über eine Bezugszelle ähnlich der Zelle A₂ vergleichen. Wegen des zusätzlichen Freiheitsgrades bei der vorliegenden Einrichtung 210, 310 (Fig. 2 bzw. 3) kann der Schaltungs entwerfer der Bezugszelle eine mehr oder weniger überlappende Kapazität zwischen schwebendem Gate und Drain C _d2 verleihen als den Zellen der Anordnung, wodurch der Auslösepunkt des Abfrageverstärkers auf einen Zwischenpegel zwischen die "0"- und "1"-Zustände wirksam einstellbar ist ohne Notwendigkeit komplizierter Einrichtungen, um auf dem Chip einen Zwischenspannungspegel zu erzeugen, wobei dieser Spannungspegel auf jeden Fall wesentlich empfindlicher bezüglich Herstellverfahrensschwankungen ist. Es ist jedoch festzustellen, daß das erläuterte Verfahren für das Schreiben und das Lesen lediglich iene der verschiedenen möglichen Alternativen ist.

Das Löschen aller Zellen in der Anordnung 340 erfolgt wie bei herkömmlichen Einrichtungen mit schwebendem Gate durch Ultraviolettbestrahlung. Ein anderes Ausführungsbeispiel, das weiter unten erläutert werden wird, ermöglicht ein elektrisches Löschen auf Kosten zusätzlicher Verarbeitungs schritte.

Bei jeder Anordnung mit schwebendem Gate kann deren Spannung von den Spannungen und Kapazitäten abgeleitet werden, die körperlich damit gekoppelt sind. Bei der vorbekannten Anordnung 110 ergibt sich diese Spannung (vgl. Fig. 1B) gemäß:

In der Gleichung (1) ist Q _FG die überschüssige Ladung (für Elektronen negativ) an dem schwebenden Gate. Für eine bekannte Anordnung 110 ergeben sich folgende Werte:

C _c1 = 10 C₀, C _f1 = 5 C₀, C _s1 = 0,5 C₀, C _d1 = 0,5 C₀,

wobei C₀ eine Kapazitätseinheit ist, deren Größe von der Dicke und der Dielektrizitätskonstante der dielektrischen Isolation um 114 F abhängt. Mit Q _FG = 0 (nichtprogrammierte Einrichtung) ergibt sich aus (1):

Lesen (V _D = V _G = 5 V, V _S = V _B = 0 V): (1a)
V _FG110 = 3,3 V

Schreiben (V _D = V _G = 15 V, V _S = V _B = 0 V): (1b)
V _FG110 = 9,8 V

Im Vergleich dazu ergibt sich für die Zelle 210 gemäß der älteren Anmeldung die Spannung des schwebenden Gates (vgl. Fig. 2B) zu:

Bei einer für die ältere Anmeldung typischen Anordnung 210 ergeben sich unter Verwendung der gleichen Einheit C₀ folgende Werte:

C _c2 = 12C₀, C _f2 = 2,5C₀, C _d2 = 10C₀.

C _c2 ist relativ zu C _c1 erhöht wegen des zusätzlichen Bereiches des schwebenden Gates über der Drain. C _f2 ist kleiner als C _f1, da lediglich die Hälfte des Kanals (218 F) mit 214 F gekoppelt ist. C _d2 ist erhöht wegen der beabsichtigten Drain-Überlappung.

Es ist weiter festzuhalten, daß das Dielektrikum zwischen 214 F und der Drain thermisch auf einem Einkristall-Silizium gewachsen ist und daher dünner gemacht werden kann und daher eine höhere Kapazität pro Flächeneinheit besitzen kann als bei dem die Kapazität C _c2 bildenden Dielektrikum, das auf einem polykristallinen Silizium-Werkstoff für das schwebende Gate gewachsen ist. C _s2 ist Null, da das schwebende Gate nicht den Source-Diffusionsbereich überlappen muß. Diese Werte ergeben für den Fall Q _FG = 0 aus der Gleichung (2):

Lesen (V _D = V _C = 5 V, V _S = V _B = 0 V): (2a)
V _FG210 = 4,5 V

Schreiben (V _D = V _C = 15 V, V _S = V _B = 0 V): (2b)
V _FG210 = 13,5 V

Für maximale Ansteuerung während des Lesens sollte V _FG so groß wie möglich sein, um den Kanal 118 oder 218 F stark zu invertieren. Für die gleiche Transistor-Kanalbreite und -länge zeigen die Gleichungen (1a) und (2a), daß die Zelle 210 eine erheblich bessere Ansteuerung besitzt als die Zelle 110, wobei die Ansteuerung proportional zu (V _FG-V _t)² ist, wobei V _t die Schwellenspannung des schwebenden Gates von ungefähr +1,0 V ist.

In ähnlicher Weise sollte für ein maximales Injektionsfeld während des Programmierens V _FG so hoch wie möglich sein, wobei dies, wie sich aus den Gleichungen (1b) und (2b) ergibt, für die Anordnung 210 höher ist als für die Anordnung 110. Zusätzlich ist, da V _FG210 um 3,7 V höher ist als V _FG110, die wirksame überschüssige Ladung Q _FG, die am Ende des Programmierimpulses gespeichert ist, um das Äquivalent von 3,7 V in der Zelle 210 höher gegenüber der Zelle 110, d. h., das Spannungsfenster zwischen dem "0"- und dem "1"-Zustand wird um 3,7 V erhöht, was die Nichtflüchtigkeit verbessern kann. Es ergibt sich aus der obigen Erläuterung, daß der verbesserte Lese- und Schreib-Wirkungsgrad der Zellen 210, 310 für eine kleinere bzw. hochdichtere Zelle oder für niedrigere Betriebsspannungen ausgenutzt werden kann.

Die Gleichung (2) stellt auch die weiter oben stehenden Ausführungen bezüglich der Entwicklungsflexibilität klar durch Ändern von V _FG an der Bezugszelle des Abfrageverstärkers durch einfaches Erhöhen oder Erniedrigen der C _d2- Komponente.

Fig. 4 zeigt, daß bei einem Verhältnis von C _d zu C _c, das größer als die bekannte Grenze ist, der Aufbau der älteren Anmeldung die Spannung an dem schwebenden Gate um einige Volt während der Programmierungs-Betriebsart der Zelle erhöht und um 1 V erhöht während der Lesebetriebsart der Zelle. Die herkömmliche Zelle arbeitet mit einem Verhältnis von C _d/C _c von weniger als 0,2. Daher ergibt sich die Beziehung der Spannung an dem schwebenden Gate zur Drain-Spannung von 5 V beispielsweise während des Lesebetriebs wie gemäß den drei Punkten an dem linken Abschnitt der unteren Kurve in Fig. 4. Bei dem Aufbau gemäß der älteren Anmeldung ändert sich die Spannung am schwebenden Gate von etwas unter 4 V bis auf etwas unter 5 V für eine Drain-Spannung von 5 V während des Lesens. Bei dem bekannten Aufbau schwankt dagegen die Spannung des schwebenden Gates zwischen 3 und etwa 3,75 V.

In ähnlicher Weise erreicht während des Programmierbetriebes ein herkömmlicher Aufbau eine Spannung von etwa 9-11 V an dem schwebenden Gate, wenn das Kapazitätsverhältnis C _c/C _c unter 0,2 ist. Bei dem Aufbau gemäß der älteren Erfindung ergibt sich jedoch eine Spannung für das schwebende Gate von etwa 11,5 bis 14 V für eine Drain-Spannung von 15 V während des Programmierbetriebes. Diese höheren Spannungen zeigen den Unterschied zwischen dem herkömmlichen Aufbau und dem Aufbau der älteren Anmeldung und insbesondere während des Programmier betriebes, zeigt die Zunahme des Injektionswirkungsgrades während des Programmierens und des Kanal-Steilheitswertes während des Lesens der Zelle.

Bei einem großen Anwendungsbereich ist es unbequem, ultraviolettes Licht zum Löschen der Ladung Q _FG auf dem schwebenden Gate zu verwenden. Die Zellen 210, 310 können so geändert werden, daß das Löschen elektrisch durchgeführt werden kann. Dies kann dadurch erfolgen, daß ein kleiner Bereich 215 F, 315 F, 567 F hinzugefügt wird, in dem das Dielektrikum zwischen dem schwebenden Gate 214 und dem Substrat 218 ausreichend dünn ist, damit eine Elektronenleitung durch Durchtunnelung bei Hochfeldbedingungen möglich ist. Der Durchtunnelungsstrom ist exponentiell abhängig von dem über 315 F angelegten elektrischen Feld. Beispielsweise kann, wenn 10 V angelegt sind, der Bereich 315 F eine Stromdichte von 1 mA/cm² leiten, während er dann, wenn 8 V angelegt sind, lediglich einen Strom von 1 nA/cm² leitet. Die sehr starke Feldabhängigkeit wird vorteilhaft bei dem im folgenden beschriebenen Beispiel verwendet, um ein zufälliges Programmieren oder Löschen in nichtgewählten Zellen zu verhindert.

Das Schreiben kann wie bei den der älteren Anmeldung gemäßen Anordnungen, 210 und 310 durch Injektion heißer Elektronen zusammen mit etwas Durchtunneln erfolgen. Wie bei der Anordnung 210, 310 tritt keine Injektion heißer Elektronen in teilweise gewählten Zellen auf, wobei zusätzlich keine Tunnelung in diesen Zellen ermöglicht wird, da V _FG unter dem Schwellenfeld für ein wirksames Tunneln liegt, wenn lediglich nur eine, jedoch nicht beide Spannungen V _D und V _C auf der hohen Programmier spannung sind. Beispielsweise sei angenommen, daß die Dicke und die Dielektrizitätskonstante von 215 F derart ist, daß V _FG 9 V überschreiten muß, mit V _B = 0 V, um ein Durchtunneln zu erreichen. Aus der Gleichung (2) mit der Annahme C _t2 = 2 C₀ ergibt sich, daß eine programmierte Zelle V _FG = 13,5 V besitzt, wie zuvor, und ein Durchtunneln erreicht, während eine Zelle mit teilweisem Zugriff V _FG = 6,8 V mit V _C = 15 V und V _D = 0 V, oder V _FG = 5,7 V mit V _C = 0 V und V _D = 15 V besitzt, wobei dies jeweils zu niedrig ist, um ein Durchtunneln zu erreichen. Wieder wird hier die Drain-Kopplungskapazität C _d2 vorteilhaft verwendet: Zum Erhöhen des Feldes an der gewählten Zelle und zu dessen Inhibieren bzw. Sperren bei allen anderen nichtgewählten Zellen der Anordnung

Das Löschen wird durch Anlegen eines Pulses mit typisch -20 V an 314 und durch Erden bzw. an Masse legen aller Spalten- Diffusionsbereiche 320 erreicht, wobei auch das Substrat 311 geerdet ist bzw. an Masse liegt. Aus der Gleichung (2) ergibt sich dann für die Zellen längs der Zeile mit Zugriff:

Bei Q _FG = 0 (nichtprogrammiert) ist das Löschfeld schwach, jedoch tritt das Löschen durch Durchtunnelung (Elektronenejektion) weiterhin auf und wird zugelassen, um den Schwellenwert des Kanalabschnitts 318 F in den Verarmungsbereich zu bringen (dies wird jedoch nicht für den Reihen-Kanalabschnitt 318 C′ zugelassen, der in dem Anreicherungsbereich verbleibt). Wenn Q _FG negativ ist (programmierte Anordnung), erhöht das Feld aufgrund der überschüssigen Elektronen auf dem schwebenden Gate das Tunnelungs-Löschen sehr stark, bis alle derartigen überschüssigen Elektronen zur vollständigen Löschung entfernt worden sind. Dies dauert typisch 1-10 µs.

Der Aufbau einer Zelle und einer Speicheranordnung gemäß der älteren Anmeldung wird gemäß der folgenden Verarbeitungsfolge durchgeführt.

Das Verfahren beginnt mit einem P-Siliziumsubstrat 530 mit einem spezifischen Widerstand von annähernd 10 Ω cm und mit einer Kristallorientierung <100< (Fig. 5A). Es ist jedoch auch möglich, mit einem N-Siliziumsubstrat 532 (Fig. 7) mit einem spezifischen Widerstand von annähernd 20 Ω cm und mit einer Kristallorientierung <100< zu beginnen und darin Bereiche 531 aus isolierten P-Vertiefungsbereichen bzw. P-Wannen (well) zu bilden, wie das bei CMOS-Herstellverfahren üblich ist. Derartige P-Vertiefungsbereiche oder -wannen 531 können in dem N-Substrat durch Dotieren der erforderlichen Silizium bereiche mit Bor und durch dann Ansteuern des Dotierungsmittels in einem Diffusionsschritt erreicht werden. Obwohl dies ein zusätzlicher Schritt in dem Verfahrensablauf ist, ermöglicht er zusätzliche Flexibilität für den Schaltungsentwerfer, da die Steuerschaltungsanordnung in einer P-Wanne hergestellt werden kann, die von der P-Wanne elektrisch isoliert sein kann, in der die Speicheranordnung hergestellt wird. Es ist dann beispielsweise möglich, negative Spannungen an dem Chip von einer positiven Versorgungsspannung zu erzeugen oder hohe Programmierspannungen an die P-Wanne der Anordnung, jedoch nicht an die in getrennten P-Wannen hergestellten peripheren Einrichtungen anzulegen.

Eine ausgewählte Verunreinigung, d. h. ein Dotierungsmittel wie Arsen oder Phosphor, wird zur Bildung mehrerer Source-Drain- Bereiche (520 DL, 520 D und 520 DR in Fig. 5A) der zu bildenden Zellen unter Anwendung üblicher Dotierungstechniken wie Diffusion oder Ionenimplantation benutzt. Typischerweise ist die Dotierungskonzentration dieser Bereiche derart, daß diese Bereche eine N⁺-Leitfähigkeit besitzen, d. h., eine Dotierungs konzentration über 10¹⁸ Atome/cm³. Jeder Bereich kann als Source oder als Drain wirken, abhängig von seiner Vorspannung, weshalb jeder dieser Bereiche als Source-Drain- Bereich bezeichnet wird.

Als nächstes wird der Aufbau oxidiert, bis etwa 1000 Å Silizium in jedem Source-Drain-Bereich 520 verbraucht sind zum Ansteuern des Dotiermittels und zur Bildung einer Stufe in dem Silizium für zukünftige Maskenausrichtung. Das Silizium unter dem Maskierungsoxid oxidiert wesentlich langsamer als das Silizium in einem Source-Drain-Bereich. An diesen Schritt schließt sich ein Abstreifen des gesamten Oxids von der Wafer an.

Beim erfindungsgemäßen Verfahren besteht die Maskierungs schicht zum Bilden der Source-Drain-Bereiche aus einer dünnen Siliziumdioxidschicht (größer als 50 Å), die mit einer Schicht aus Siliziumnitrid bis zu einer Dicke von etwa 1000 Å abgedeckt ist (550 bzw. 560 in Fig. 6A). Fenster werden dann in diesem Nitrid und Oxid hindurch bis zum darunter liegenden Substrat in Form langer Streifen gebildet und die N⁺- Bereiche werden durch Dotieren wie bei dem Ausführungs beispiel der älteren Anmeldung gebildet. Diese freiliegenden Source-Drain- Bereiche werden dann in einem Dickenbereich zwischen 200 Å und 6000 Å oxidiert. Im Gegensatz zum Ausführungsbeispiel der älteren Anmeldung wird dieses Oxid nicht entfernt und bildet die Gateisolation 568 über dem Drain-Bereich 520 D. Anschließend wird das maskierende Siliziumnitrid 560 weggeätzt und es wird die dünne Oxidschicht 550 tauchgeätzt, wodurch das Silizium 518 in dem Kanalbereich, jedoch nicht über dem Drain-Bereich, freigelegt wird (das Oxid 568 über dem Drain-Bereich läßt man bis zu einer Dicke wachsen, die ausreicht, um ein teilweises Dünnerwerden während des Tauchätzens zu kompensieren). Eine dünne dielektrische Schicht 567 F (Fig. 6B) wird dann in dem Kanalbereich 518 gebildet. Diese kann ein thermisches Oxid, das in dem Dickenbereich von 50 Å bis 1000 Å gewachsen ist, oder ein thermisches Nitrid mit einer Dicke von weniger als 200 Å sein. Der Rest des Verfahrens (bei diesem Ausführungsbeispiel gemäß der Erfindung) entspricht dem Ausführungsbeispiel der älteren Anmeldung. Der wesentliche Unterschied zwischen diesen beiden Ausführungsbeispielen besteht darin, daß nach der älteren Anmeldung die Gate-Isolation in dem gleichen Schritt für sowohl die Isolation über dem Drain als auch der über dem Kanal erfolgt, während bei (dem Ausführungsbeispiel) der Erfindung für diese beiden Bereiche die Gateisolation in zwei unabhängigen Schritten gebildet wird. Dadurch ist ein zusätzlicher Freiheitsgrad für die Wahl ihrer jeweiligen Dicken oder Bestandteile gegeben, wodurch deren Kapazitäten pro Flächeneinheit beeinflußt wird. Wie in Gleichung (2) dargestellt, sind die relativen Werte der Kapazitäten C _d2 und C _f2 von entscheidender Bedeutung für den Wirkungsgrad der Einrichtung für alle Programmierbetriebsarten. Deshalb ist die Möglichkeit der unabhängigen Steuerung der Dielektrika 568 (die C _d2 beeinflußt) und 567 F (die C _f2 beeinflußt) von Vorteil. Zusätzlich ergibt die Bildung einer sehr dünnen Isolierung 567 F mit Bildung einer dickeren Isolierung 568 eine elektrisch programmierbare und elektrisch löschbare Speicheranordnung (EEPROM), da die dünne Isolierung 567 F zum Programmieren und Löschen durch elektronisches Durchtunneln verwendet werden kann, während das dickere Oxid 568 zum Verbessern der Kopplung des schwebenden Gates 514 F mit der Drain(C _d2) dient, ohne eine Durchtunnelung des Drain-Diffusionsbereiches zu ermöglichen.

Bei der Speicheranordnung der älteren Anmeldung läßt man, ein Gateoxid 526 F mit einer Dicke von 50-1000 Å, abhängig von den Schaltungsbedingungen, über der Oberfläche des Wafer aufwachsen. Bekanntlich kann die Geschwindigkeit der thermischen Oxidation über einem stark dotierten N⁺-Bereich, wie 520 D ein Mehrfaches höher sein als die Oxidationsgeschwindigkeit über einem wenig P⁺-dotierten Bereich, wie 518. Durch Steuern der N⁺-Dotierungskonzentration in dem Bereich von 5 × 10¹⁸ cm^-3 bis 5 × 10¹⁹ cm^-3 ist es möglich, die Oxid-Wachsgeschwindigkeit über sowohl dem P-Kanalbereich 518 als auch über dem N⁺- Drainbereich 520 D richtig zu steuern. Beispielsweise läßt man, wenn eine EPROM-Speicheranordnung (elektrisch programmierbar und durch Ultraviolettlicht löschbar) erforderlich ist, das Oxid 526 F über dem Kanal 518 bis zu einer Dicke von zwischen etwa 200 und 1000 Å wachsen und es wird das Oxid über der Drain 520 nur geringfügig dicker. Wenn eine EEPROM-Speicheranordnung (elektrisch programmierbar und elektrisch löschbar) erforderlich ist, wird das Oxid 526 F über dem Kanal dünner gewachsen, in dem Bereich von 50-200 Å, um ein Durchtunneln zu ermöglichen, und kann die Dicke des Oxids über dem Drain 520 wesentlich dicker sein, wenn erwünscht ist, daß über dem Drain kein Durchtunneln erfolgen soll. Andererseits kann das Oxid über 518 wie für die EPROM-Speicheranordnung gewachsen werden und es kann dann ein Bereich für Durchtunnelungsoxid definiert werden mittels eines besonderen Maskierungsschrittes (vgl. US-PS 41 15 914) durch zunächst Ätzen des Oxids 526 F in dem Bereich gemäß 515 F (Fig. 5B) und dann durch Wachsen eines dünnen Durchtunnelungsoxids auf der freiliegenden Siliziumoberfläche bis zu einer Dicke in dem Bereich von 50-200 Å.

An den Gate-Oxidierungsschritt schließt sich das Implantieren einer P-Dotierung (vorzugsweise Bor) durch das Gate-Oxid 526 F an zum Dotieren des Kanalbereiches, wie des Bereiches 518 L oder 518 zwischen jeden direkt benachbarten Paaren von Source-Drain-Bereichen 520, und zwar mit einer Oberflächen konzentration von 10¹² bis 10¹³ Verunreinigungsatome pro cm². Diese Implantation erfolgt bei etwa 50 keV. Es ist auch möglich, die Implantation unmittelbar vor dem Gate-Oxidierungs schritt durchzuführen. Der tatsächliche Dotierungspegel in den Kanalbereichen hängt von dem erwünschten Speicherschwellenwert und der erwünschten Programmierungs spannung ab.

In Anschluß an die Bor-Implantation wird polykristallines Silizium 514 auf der Oberseite der Wafer bis zu einer Dicke von etwa 1000-3000 Å unter Verwendung üblicher Polysilizium- Niederschlagungstechniken niedergeschlagen (vgl. Fig. 5B).

Das polykristalline Silizium wird dann in den N⁺-Leitfähigkeits typ, und zwar umgesetzt mittels üblicher Dotierungstechniken. Typischerweise wird Phosphor zum Dotieren des Polysiliziums verwendet, obwohl auch andere N-Dotierungsmittel bzw. -Dotierstoffe gegebenenfalls verwendet werden können.

Das polykristalline Silizium 514 wird anschließend maskiert und unter Verwendung üblicher Techniken zur Bildung mehrer Streifen geätzt, wobei jeder Streifen wie der Streifen 514 F parallel und direkt über einem Teil eines einzig entsprechenden N⁺-Source-Drain-Bereichs, wie des Bereichs 520 D, ist. Jeder Streifen überlagert nicht nur einen entsprechenden Source-Drain- Bereich, sondern überlagert auch einen Teil des Kanalbereichs 518 links dieses Diffusionsbereiches (wobei der Begriff "links" sich auf die linke Seite des diffundierten N⁺-Source-Drain-Bereichs 520 bezieht, wenn dieser Bereich in dem Querschnitt wie gemäß Fig. 3A oder Fig. 5C betrachtet wird). Der Maskierungsschritt zum Definieren der Streifen, wie des Streifens 514 F, ist ein kritischer Justierschritt. Er ist der einzige Schritt des Verfahrens, der eine außerordentlich gute Ausrichtung bzw. Justierung zwischen dem Polysiliziummuster 514 F und dem Source-Drain-Diffusionsbereichsmuster 520 erfordert. Wenn der Streifen 514 F zu stark nach links gegenüber dem Diffusionsbereich 520 fehlausgerichtet ist, ist die sich dann ergebenden Speicheranordnung mit ihrem schwebenden Gate enger an den Kanal gekoppelt und weniger eng an Drain, und umgekehrt bei einer Fehlausrichtung bzw. -justierung in der Gegenrichtung. Die Breite der Diffusionsbereiche 520 und Abstände 518 muß derart gewählt werden, daß die Speicheranordnung als EPROM- und als EEPROM-Auführung in allen Programmier- und Lesebetriebsarten arbeitet, und zwar auch bei extremen Fehljustierungen zwischen diesen beiden Schichten. Die Forderung einer eng tolerierten Justierung ist für das Verfahren der Erfindung und für die hergestellte Speicheranordnung einzigartig. Es ist dies aber eine mit den neuesten Entwicklungen auf dem Gebiet der Lithographie vergleichsweise einfach zu erfüllende Forderung (10 : 1-Verkleinerungsdrucker). Bei einer typischen Anordnung hoher Dichte soll das Ausmaß der Fehljustierung bei diesem Maskierungsschritt etwa ± 1,0 µm nicht überschreiten. Fig. 5C zeigt den auch der älteren Anmeldung gemäßen Aufbau, wie er nun vorliegt, mit dem P-Substrat 530, in dem die N⁺-Source-Drain-Bereiche, wie beispielhaft durch den Bereich 520 D dargestellt, ausgebildet sind, wobei ein Gate-Oxid 526 F über die Oberfläche der Speicheranordnung gebildet ist, wobei schwebende Gates aus polykristallinem Silizium, wie beispielsweise das Gate 514 F, über dem Source- Drain-Bereich 520 ausgebildet sind, derart, daß ein Teil des schwebenden Gates 514 F sich über den Kanalbereich 518 L zwischen dem Source-Drain-Bereich 520 D und dem Source- Drain-Berich 520 L erstreckt, und wobei P-Kanalbereiche 518 L und 518 auf der linken und der rechten Seite des Source- Drain-Bereiches 520 gebildet sind.

Die polykristallinen Siliziumstreifen 514 F, 514 FL und 514 FR, beispielsweise, erstrecken sich längs der Oberfläche der Speicheranordnung. Sie werden einem zweiten Maskierungs- und Ätzschritt unterworfen, und zwar zum Abgrenzen bzw. Bestimmen der seitlichen oder Querabmessungen eines jeden schwebenden Gates 514 (die drei Streifen 514 FL, 514 F und 514 FR sind lediglich beispielhaft, selbstverständlich ist lediglich ein kleiner Teil einer gesamten Speicheranordnung zu Darstellungszwecken wiedergegeben. Der Aufbau einer Speicheranordnung ähnlich der dargestellten erstreckt sich weiterhinaus, beiderseits oder an allen Seiten der beispielsweise in den Fig. 5A-5G und Fig. 3A, Fig. 3B dargestellten Anordnung). Jedoch wird zunächst die Anordnung in an sich bekannter Weise oxidiert, um eine Oxidschicht 526 C ausgewählter Dicke (typisch annähernd 1000 Å) über der freiliegenden Oberseite jedes Streifens 514 F als polykristallinem Silizium zu bilden.

In Anschluß an die Bildung des Oxids 526 C wird eine zweite polykristalline Siliziumschicht 514 C bis zu einer Dicke von annähernd 2000-5000 Å niedergeschlagen. Die Schicht 514 C bildet im Anschluß an einen Maskierungs- und Ätzschritt die Gate-Elektrode(n) für eine Zeile der Speicherzellen. Der sich ergebende Aufbau ist im Querschnitt in Fig. 5D dargestellt und ist in Aufsicht in Fig. 5E wiedergegeben. Zu diesem Zeitpunkt überdeckt die zweite polykristalline Siliziumschicht 514 C die Oberseite der Anordnung wie ein Blatt. Unter diesem Blatt sind Streifen aus polykristallinem Silizium 514 FL, 514 F und 514 FR (Fig. 5E) angeordnet und unter zumindest einem Teil jedes dieser Streifen ist ein entsprechender Source-Drain-Bereich wie 520 DL, 520 D bzw. 520 DR angeordnet.

Vor dem Wachsen des Oxids 526 C wird die Speicheranordnung gemäß einem Ausführungsbeispiel einer Oxid-Ätzung unterworfen, nämlich zum teilweisen Wegätzen bis auf 200 Å des Gate-Oxid 526 F in den freiliegenden Bereichen zwischen Streifen 514 FL, 514 F und 514 FR aus polykristallinem Silizium. Die zweite Oxidschicht 526 C läßt man dann auf der Anordnung aufwachsen. Das Oxid 526 C weist das Zwischenelektroden-Isolieroxid zwischen den schwebenden Gates 514 FL, 514 F und 514 FR (Fig. 5C, 5D) und der zu bildenden zweiten polykristallinen Siliziumschicht 514 C auf, von der die Steuergate-Elektroden gebildet werden.

Der zum Bilden der Oxidschicht 526 C verwendete Oxidierungsschritt kann auch zu einem wesentlichen Verringern der Borkonzentration in demjenigen Kanalbereich verwendet werden, der nicht durch die schwebenden Gates 514 FL, 514 F und 514 FR überdeckt ist. Dies erfolgt unter vorteilhafter Ausnutzung der Bor- Rückverteilung im gewachsenen Oxid. Dies verringert in günstiger Weise die Schwellenspannung des Teils des Kanals, der nicht unterhalb der Bereiche der schwebenden Gates 514 FL, 514 F und 514 FR liegt, und erhöht dadurch die Durchlässigkeit dieses Teils des Kanals.

Die Bildung der Oxidschicht 526 C dient auch dazu, bei den EEPROM-Ausführungen die Dicke des Tunneloxids 567 F (Fig. 6C) in dem freiliegenden Bereich 569 wesentlich zu erhöhen, wenn das schwebende Gate 514 F gebildet ist. Für die EEPROM-Ausführung, die in Fig. 6C im Schnitt dargestellt ist, ergibt sich die Fläche des dünnen Tunnel-Oxids dadurch, daß es durch dickeres Oxid an allen vier Seiten umgeben ist, nämlich dem Oxid 568 über dem Drain, dem Oxid 569 über dem Rest des Kanals und dem Isolieroxid 319 (Fig. 3B) auf beiden Seiten des schwebenden Gates 514 F.

Andererseits kann die Zwischenelektroden-Isolierung 526 C durch Abscheidung von Siliziumnitrid oder andererseits durch einen Verbundaufbau gebildet werden, wie er durch eine kurze Oxidation gebildet wird, an die sich die Abscheidung von Siliziumnitrid anschließt. Derartige Sandwich- Aufbauten wurden auf dem Gebiet der Halbleitertechnik bereits angegeben.

In Anschluß an die Bildung des Dielektrikums 526 C wird eine zweite leitende Schicht 514 C abgeschieden. Diese Schicht kann aus polykristallinem Silizium bestehen oder aus irgendeiner Form eines Silizids mit niedrigem spezifischem Widerstand oder einem hochtemperaturbeständigen Metall, das einer anschließenden Oxidierung widerstehen kann. Vorzugsweise weist diese Schicht polykristallines Silizium auf.

Im Anschluß an die Bildung der zweiten polykristallinen Siliziumschicht 514 C wird die Anordnung maskiert und geätzt, um Streifen der polykristallinen Siliziumschicht 514 C senkrecht zu den zuvor gebildeten polykristallinen Siliziumstreifen 514 FL, 514 F und 514 FR zu bilden. Das Ätzverfahren wird durch das Dielektrikum 526 C und die polykristallinen Siliziumstreifen 514 FL, 514 F und 514 FR hindurch fortgesetzt, nämlich zum Freilegen des darunter liegenden Gate-Oxids 526 F. Es ergibt sich ein Aufbau vergleichsweise der Aufsicht in Fig. 5G, jedoch ohne die Metalleitungen 535.

Es ist wesentlich, daß das erläuterte Bor-Feldimplantieren zwischen den Source-Drain-Bereichen 520 DL, 520 D und 520 DR gegebenenfalls bei diesem Schritt des Verfahrens durchgeführt werden kann. Wenn dies der Fall ist, tritt die Feldimplantierung in den Bereichen 539 und 519 auf, die in Fig. 5E in Aufsicht und weiter in Fig. 5G in Aufsicht dargestellt sind. In diesem Schritt wird das Bor bis etwa1-5 × 10¹³ Atomen pro cm² implantiert. Die Borimplantation ist automatisch selbstjustiert zur komplementären Fläche der ersten und zweiten polykristallinen Siliziumschichten (514 F, 514 C, Fig. 5D, 5E und 5G), wie das durch Bereiche 539 und 519 in den Fig. 5E und 5G dargestellt ist. Die N⁺-Diffusionsbereiche 520 D überkompensieren automatisch das Bor in jenen Flächen, in denen Bereiche 520 D zur Ionenimplantation freigelegt worden sind.

Das P-Bor verhindert eine Feldinversion bei hohen Programmierspannungen, die an die Drain- und Gate-Elektrode 520 D bzw. 514 C angelegt sind, und verbessert auch die Kanal-Dotierung an den Rändern 520 (Fig. 5E) der Kanalbereiche jeder Anordnung mit schwebendem Gate, um so wiederum den Programmierwirkungsgrad zu erhöhen. Dies tritt auf, weil die Injektion heißer Elektronen in einem hochdotierten Bereich des Kanals wirksamer ist als in etwas ärmer dotierten Bereichen des Kanals. Gleichzeitig ist jedoch, weil lediglich die Ränder 529 (Fig. 5E) jedes Kanals zwischen beispiels weise den Source-Drain-Bereichen 520 D und 520 DR (Fig. 5c) eine höhere Dotierungskonzentration besitzen, die Steilheit der Kanalbereiche 518 C′ und 518 F, beispielsweise, nicht verringert. Bei dieser Ausbildung ist das polykristalline Silizium, von dem die Bereiche der schwebenden Gates 514 F, 514 FL und 514 FR gebildet worden sind, weggeätzt worden zur Bildung einzelner schwebender Gates vor der Ionenimplantation in den Feldbereichen zwischen den schwebenden Gates.

Es kann auch das Bor in den Abschnitt der Anordnung implantiert werden, der freiliegend geblieben und durch leitende Streifen 514 und 514 FL, 514 F und 514 FR, dargestellt in Fig. 5E, begrenzt ist. Bei dieser Ausführung ist die Ionenimplantation automatisch selbstjustiert, und zwar zur Komplement-Fläche von erster und zweiter polykristalliner Siliziumschicht 514 F und 514 C die durch den Bereich 539 in Fig. 5E wiedergegeben ist. Z. B. verringert dies die Übergangskapazität zwischen dem Diffusionsbereich 520 D und dem Kanalbereich und dem Feld annähernd um die Hälfte, da lediglich die rechte Seite eines jeden Diffusionsbereiches 520 (Fig. 5C, 5D, 5E) stark P-dotiert ist, und zwar aufgrund der Feld-Ionenimplantation. Dabei ist ein geeigneter Schutz gegen Leckwege erreicht. Auch bei diesem Ausführungsbeispiel ist das Bor mit etwa 1-5 × 10¹³ Atome pro cm² implantiert.

Ein isolierender thermischer Oxidationsschritt wird als nächstes durchgeführt, um eine isolierende thermische Oxidschicht von etwa 1000-5000 Å Dicke über der Oberseite und die Feldbereiche der Anordnung wachsen zu lassen. Diese Oxidierung oxidiert auch die Seitenbereiche von ersten und zweiten polykristallinen Siliziumschichten (514 FL, 514 F, 514 FR und 514 C), die durch den Ätzvorgang freigelegt sind, der die zweite polykristalline Siliziumschicht 514 C zu Steuergate-Streifen und die erste polykristalline Siliziumschicht zu isolierten schwebenden Gates macht.

Über dem thermischen Oxid, das in der Zeichnung nicht dargestellt ist, wird als nächstes ein phosphordotiertes Pyroglas niedergeschlagen, das mittels üblicher thermischer Verarbeitung gesintert und wiederaufgeschmolzen ist. Das phosphordotierte Glas bewirkt einen zusätzlichen Schutz der Anordnung, und zwar gegen unerwünschte Verunreinigung bzw. Verschmutzung, die die elektrischen Eigenschaften der Anordnung ändern.

Der Rest des Verfahrens ist üblich.

In Fig. 5F ist der vollständige Aufbau im Zustand vor dem Niederschlag der Kratzschutzschicht dargestellt. Die Schicht 534 ist ein zum Glätten der Oberflächentopographie wiederaufgeschmolzenes phosphordotiertes Glas, und die Schicht 535 weist Metalleiter auf, die parallel zu den Source-Drain-Bereichen (z. B. 520 D) und über den entsprechenden Source-Drain-Bereich (520 DL) verlaufen. Ein Kontakt wird zwischen jeder Metalleitung 535 und dem unter dieser Leitung liegenden Source-Drain-Bereich 520, und zwar alle 8-16 Zellen ausgeführt, wie das mit der Durchkontaktierung 537 in Fig. 5G dargestellt ist, die eine Aufsicht der Anordnung nach Fig. 5F wiedergibt. Dieses Merkmal erhöht die Anordnungs-Packungsdichte sehr stark durch Verringern der Anzahl der Durchkontaktierungen, die zum Kontaktieren eines jeden Source-Drain-Bereiches 520 erforderlich sind.

Die obige Erläuterung bezog sich auf lediglich die Bildung programmierbarer Speicheranordnungen. Transistoren, die in der Peripherie der Einrichtung zum Dekodieren, Puffern und für logische Betriebsschritte verwendet werden, werden in üblicher Weise unter Verwendung entweder der ersten polykristallinen Siliziumschicht oder der zweiten polykristallinen Siliziumschicht oder der Metallisierung für die Gate-Elektroden hergestellt. Diese Einrichtungen können auch zusätzliche Maskierungsschritte erfordern, wie für die Bildung von Transistoren mit zu den Gates selbstjustierten Source- und Drain-Bereichen. Die periphere Schaltungsanordnung kann selbstverständlich unter Verwendung üblicher isoplanarer MOS-Technik hergestellt sein.

Das entsprechende Verfahren zur Herstellung einer EEPROM-Anordnung (elektrisch löschbare Anordnung im Gegensatz zu der vorstehend erläuterten Ultraviolett-löschbaren Anordnung) ist identisch dem vorstehend erläuterten, jedoch mit der Ausnahme eines zusätzlichen Maskierungsschrittes zwischen der Implantation von Bor zur Bildung der Source-Drain-Bereiche 520 und der Abscheidung von polykristallinem Silizium, mit dem die schwebenden Gateelektroden 514 F usw. gebildet werden. Die Flächen für das dünne Durchtunnelungs- Dielektrikum werden in dem Oxid 526 F unter den schwebenden Gates 514 FL, 514 F und 514 FR, beispielsweise (Fig. 5C), die den Kanalbereich überdecken, der von den Source-Drain-Bereichen 520 DL, 520 D und 520 DR entfernt ist, gebildet. Das Gateoxid 526 F wird dann in diesen definierten Bereichen bis zu dem darunter liegenden Silizium weggeätzt und der Aufbau wird dann von neuem oxidiert zur Bildung eines Gateoxids von etwa 50-150 Å.

Alternativ wird ein thermisches Nitrid bis zu einer Dicke von etwa 50-100 Å in dem freiliegenden Bereich aufgewachsen. Die zuvor beschriebene mit dem Niederschlagen der ersten polykristallinen Siliziumschicht beginnende Verarbeitungsfolge schließt sich an.

Als Merkmal der letzteren alternativen Ausführungsform wird jede bei Bildung und Ätzen der polykristallinen Siliziumschicht 514 freiliegende Fläche des Tunnelungs-Oxids bis zu einer solchen Dicke oxidiert, bei der keine Tunnelung während der folgenden Oxidation der Wafers zwecks Bildung des Zwischenelektroden-Isolieroxids 526 C auftreten kann.

Die erläuterte Ausführung läßt eine insbesonders dichte und kompakte Anordnung erzielen. Vorzugsweise ist das Verhältnis der Kapazität C _d zwischen Drain und schwebendem Gate und der Kapazität C _c zwischen schwebendem Gate und Steuergate größer als 0,3. Herkömmlich wurde dieses Verhältnis vorzugsweise auf höchstens 0,1 gehalten. Fig. 4 zeigt, wie erläutert, die wirksame Erhöhung des Potentials des schwebenden Gates als Ergebnis der Erhöhung des Verhältnisses dieser beiden Kapazitäten.

Ein erfindungsgemäß hergestellter Aufbau und auch ein solcher nach der älteren Anmeldung verhindert im Gegensatz zu herkömmlichen Aufbauten das Drain-Durchschalten während des Lesebetriebes. Von weiterem Interesse ist es, daß eine erfindungsgemäß hergestellte Anordnung auch die Forderungen nach höherer effektiver Gatespannung aufgrund einer positiven Ladung des schwebenden Gates nach einer Deprogrammierung vermeidet und daher einen Betrieb auf den rechtsseitigen Abschnitten der Programmier- Wirkungsgradkurve vermeidet, nämlich dadurch, daß kein N-Bereich wie bei herkömmlichen Anordnungen unter dem schwebenden Gate vorgesehen ist. Zusätzlich kann der Aufbau ein Steuergate lediglich zum Durchschalten des Kanals direkt unter dem Steuergate und nicht unter dem schwebenden Gate verwenden. Weil das schwebende Gate durch die Drainspannung gesteuert wird, kann die Drain sowohl das horizontale als auch das vertikale Beschleunigungs- und Injektionsfeld zur Verwendung während des Programmierens des schwebenden Gates erreichen.

Bei einer unter Anwendung der erfindungsgemäßen Verfahrensmaßnahmen hergestellten Ausführungsform kann eine mehrlagige Sandwich-Isolation zwischen der ersten Schicht aus polykristallinem Silizium 514 F und der zweiten Schicht aus polykristallinem Silizium 514 C verwendet werden. Bei einem Ausführungsbeispiel wird die erste Schicht aus polykristallinem Silizium 514 F bis zu einer Dicke von etwa 50-500 Å thermisch oxidiert und wird dann eine zweite Isolierschicht mit Siliziumnitrid unter Verwendung an sich bekannter Techniken, wie kontinuierlichem Dampfniederschlag, bis zu einer Dicke zwischen etwa 100-800 Å abgeschieden. Das Ergebnis ist ein Aufbau, der den Nadelloch- Effekt vermeidet, und der auch das darunter liegende Chip in gewissem Maß gegenüber Eindringen von Feuchtigkeit und anderen Verunreinigungen abdichtet.

In Anschluß an die Abscheidung dieser Schicht aus Siliziumnitrid kann in einigen Fällen eine weitere dünne Schicht aus Oxid auf dem Aufbau gebildet werden, die als Schicht dienen kann, auf der polykristallines Silizium anhaftet, wobei andererseits die Oberfläche des Siliziumnitrids thermisch oxidiert werden kann, um diese dünne Oxidschicht zu erreichen, oder auch so wie sie ist gelassen werden kann.

Weiter kann das erläuterte Gateoxid durch eine Isolation mit einer Verbundschicht aus beispielsweise Siliziumoxid und Siliziumnitrid ersetzt werden.

Fig. 6C zeigt den Querschnitt einer nach der Erfindung hergestellten Anordnung. Ein wesentliches Unterscheidungsmerkmal zur älteren Anmeldung besteht in der Dicke der Gateisolation. Die schon nach der älteren Anmeldung vorgesehene Ausführung gemäß Fig. 5F ohne den Strichlinienbereich 515 F ist eine EPROM-Anordnung mit einer Dicke des Dielektrikums 526 F über dem Kanal 518, die annähernd gleich oder etwas kleiner als die Dicke des Dielektrikums 526 D über der Drain 520 D ist. Das entsprechende Ausführungsbeispiel mit dem Strichlinienbereich über 515 F ist eine EEPROM-Anordnung. Das Gate-Dielektrikum in dem Bereich 515 F ist dünner als in dem Rest des Kanals oder über dem Drain. Eine Durchtunnelung tritt in diesem Bereich während des Programmierens oder des Löschens auf. Die nach der Erfindung hergestellte Ausführung gemäß Fig. 6C kann entweder eine EPROM- oder eine EEPROM-Anordnung sein, abhängig von der Dicke des Dielektrikums 567 F über dem Kanal. Für die EPROM-Anordnung ist diese Dicke derart bemessen, daß keine Elektronen-Durchtunnelung auftreten kann. Für die EEPROM-Anordnung 567 F ist sie so ausreichend dünn gewachsen, daß eine Durchtunnelung zum Programmieren und Löschen möglich ist.

Claims

1. Verfahren zur Herstellung einer wiederprogrammierbaren, nichtflüchtigen Speicheranordnung auf bzw. in einem Halbleitersubstrat,

- mit einer Anzahl Speicherzellen mit Source-, Drain- und dazwischenliegenden Kanalbereichen sowie mit schwebenden Gates, die sich jeweils über einen zugehörigen Source- bzw. Drain-Bereich und über einen angrenzenden Anteil des zugehörigen Kanalbereiches erstrecken, wobei die Erzeugung einer Isolationsschicht auf der Substrat-Oberfläche,
- die Freilegung von Anteilen derselben durch Maskierungs fenster in dieser Isolationsschicht,
- die Dotierung der freiliegenden Anteile der Substrat- Oberfläche mit dem Leitungstyp des Substrats entgegengesetztem Leitungstyp dotierendem Dotierungsmittel, um die Source- bzw. Drain-Bereiche zu erzeugen,
- das Aufbringen zur Isolation des schwebenden Gates dienenden Isolationsmaterials und
- das Aufbringen des Materials des schwebenden Gates erfolgen,

dadurch gekennzeichnet,

- daß zunächst auf der auf der Substrat-Oberfläche als erster Schicht erzeugten ersten Isolationsschicht (550) als zweite Schicht eine zweite Isolationsschicht (560) erzeugt wird und durch diese beiden Isolations schichten (550, 560) hindurch dann die Maskierungsfenster erzeugt und die Source- und Drain-Bereiche dotiert werden, und daß das weitere Verfahren in der Weise erfolgt,
- daß als dritte Isolationsschicht (568) eine solche auf den Source- und den Drain-Bereichen (520 D) erzeugt wird,
- daß die zweite und die erste Isolationsschicht (550, 560) entfernt werden und
- vor dem Aufbringen des schwebenden Gates (514 F) eine vierte Schicht (567 F) aus Isolationsmaterial erzeugt wird, die auf dem Substrat im Kanalbereich (518) die Isolation des schwebenden Gates bewirkt.

2. Verfahren nach Anspruch 1, gekennzeichnet dadurch, daß die erste Isolationsschicht (550) Siliziumdioxid ist und daß die zweite Isolationsschicht (560) Siliziumnitrid ist.

3. Verfahren nach Anspruch 2, gekennzeichnet dadurch, daß die Dicke der Siliziumnitrid-Schicht (560) etwa 0,1 µm gewählt wird.

4. Verfahren nach Anspruch 2 oder 3, gekennzeichnet dadurch, daß die Dicke der Siliziumdioxid-Schicht (550) ungefähr 5 nm gewählt wird.

5. Verfahren nach einem der Ansprüche 1 bis 4, gekennzeichnet dadurch, daß die Dicke der dritten Isolationsschicht (568) zwischen 20 nm und 600 nm gewählt wird.

6. Verfahren nach einem der Ansprüche 1 bis 5, gekennzeichnet dadurch, daß ein p-leitendes Substrat gewählt wird.

7. Verfahren nach einem der Ansprüche 1 bis 6, gekennzeichnet dadurch, daß eine für die Kanalbereiche (518) vorgesehene Ionenimplantation unmittelbar vor dem Gate-Oxidierungsschritt durchgeführt wird, in dem die Gate-Isolation des schwebenden Gates (514 F) erzeugt wird.