DE3117719C2 - - Google Patents
Info
- Publication number
- DE3117719C2 DE3117719C2 DE3117719A DE3117719A DE3117719C2 DE 3117719 C2 DE3117719 C2 DE 3117719C2 DE 3117719 A DE3117719 A DE 3117719A DE 3117719 A DE3117719 A DE 3117719A DE 3117719 C2 DE3117719 C2 DE 3117719C2
- Authority
- DE
- Germany
- Prior art keywords
- drain
- layer
- floating gate
- channel
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000007667 floating Methods 0.000 claims description 99
- 238000000034 method Methods 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 23
- 238000009413 insulation Methods 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 230000000873 masking effect Effects 0.000 claims description 13
- 230000003647 oxidation Effects 0.000 claims description 12
- 238000007254 oxidation reaction Methods 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 239000002019 doping agent Substances 0.000 claims description 5
- 230000000694 effects Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000011810 insulating material Substances 0.000 claims 1
- 239000012774 insulation material Substances 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 40
- 238000009792 diffusion process Methods 0.000 description 34
- 230000005641 tunneling Effects 0.000 description 21
- 229910052796 boron Inorganic materials 0.000 description 14
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 13
- 239000002784 hot electron Substances 0.000 description 11
- 238000002347 injection Methods 0.000 description 11
- 239000007924 injection Substances 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 238000005530 etching Methods 0.000 description 9
- 238000002513 implantation Methods 0.000 description 9
- 238000002955 isolation Methods 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 238000013461 design Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000012217 deletion Methods 0.000 description 4
- 230000037430 deletion Effects 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000036961 partial effect Effects 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000001556 precipitation Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000020411 cell activation Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 238000010791 quenching Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
Die vorliegende Erfindung betrifft ein Verfahren gemäß
dem Oberbegriff des Anspruches 1.
Aus "Electronics" vom 31. 7. 1980, Heft 17, Seiten 89
bis 92 und insbesondere aus den Fig. 2 und 3 und
deren Beschreibung ist eine elektrisch löschbare,
wiederprogrammierbare, nichtflüchtige Speicheranordnung (EEPROM) bekannt,
die im wesentlichen auch Gegenstand der älteren,
nicht vorveröffentlichten deutschen Patentanmeldung
P 31 03 160 ist. Im Gegensatz zu einer EPROM-Speicher
anordnung, bei der das Löschen mittels UV-Bestrahlung
erfolgt, ist bei dieser EEPROM-Speicheranordnung das
Löschen auf elektrischem Wege ermöglicht. Es werden
hierzu sogenannte "heiße" Elektronen verwendet, die die das schwebende
Gate isolierenden Schichten durchtunneln. Diese bekannte
Anordnung weist entsprechend dem CMOS-Aufbau eine Wanne
auf.
Diese genannte ältere Anmeldung ist auch die Basis für
das Verfahren der vorliegenden Erfindung, so daß bezüglich
einer noch eingehenderen Erörterung des aus "Electronics"
bekannten Standes der Technik auf die nachfolgende,
insbesondere anhand der Fig. 1A und 1B gegebene Beschreibung
verwiesen werden kann.
Die in Fig. 1A dargestellte bekannte Speicheranordnung
befindet sich ohne Ladung am schwebenden Gate 114 F normalerweise
in ihrem niedrigen Schwellenzustand (V T = +1,0 V).
Sie kann durch Anlegen einer hohen Spannung V D an das
Drain 120 D und an das Steuergate 114 C auf einen hohen
Schwellenzustand (V T +5 V) programmiert werden, wobei
V D typisch 15 V und V C typisch 20-25 V betragen und zwar
bei einer Sourcespannung von V S =0 V und einer Substrat-
Vorspannung V B =0 V. Das Verschieben der Schwellenspannung
wird durch Injektion heißer Elektronen in dem Drain-
Abschnürbereich des Kanals
erreicht, wie das schematisch durch Pfeile unter dem schwebenden
Gate 114 F in Fig. 1A dargestellt ist. Die injizierten
Elektronen werden ständig an dem schwebenden Polysilizium-
Gate 114 F eingefangen, das von dem Substrat und dem Steuergate
mittels dielektrischer Filme 126 C und 126 F isoliert
ist. Der Film 126 F besteht üblicherweise aus ≈ 1000 Å thermischen
Oxids. Das Vorhandensein überschüssiger Elektronen am schwebenden
Gate 114 F erfordert, daß V C ein immer positiver werdendes
Potential ist, um die Inversions- bzw. Schwellenspannung
zu erreichen. Eine in ihren hohen Zustand
befindliche Zelle leitet nicht, wenn V C = +5 V während
des Lesezyklus beträgt. Alle Zellen der Speicheranordnung
können durch Beleuchten der Anordnung mit ultraviolettem
Licht gelöscht werden. Dieses Licht gibt den eingefangenen
Elektroden ausreichend Energie, damit sie aus
dem Polysilizium in die SiO₂-Schichten darüber
oder darunter zur Sammlung in dem Substrat oder durch das
schwebende Gate entweichen können, was als interne Fotoemission
bezeichnet wird. Andererseits kann die Anordnung durch Anlegen
eines starken elektrischen Feldes zwischen dem schwebenden
Gate und dem Steuergate oder dem Substrat gelöscht
werden, wodurch sich eine momentane Elektronenleitung durch
den entsprechenden SiO₂-Film ergibt, was als Fowler-Nordheim-
Leitung bezeichnet wird.
Drei Schlüsselfaktoren steuern den Wirkungsgrad des selektiven
Einschreibens in eine Speicheranordnung unter Verwendung
einer Speicheranordnung gemäß Fig. 1A. Der erste ist die
Stärke der kapazitiven Kopplung zwischen dem schwebenden
Gate und dem Steuergate (C c1 in Fig. 1B). Dies hängt von
der geometrischen Überlappung zwischen den beiden Gates
und von der Dicke und der Brechzahl des Isolierfilms
126 C zwischen den beiden ab. Bedauerlicherweise besteht,
wenn dieser Film zu dünn gemacht wird, die Möglichkeit von
Kurzschlüssen zwischen den beiden Gates, insbesondere wenn
ein hoher Spannungszustand während des Einschreibens vorliegt.
Der zweite und der dritte Faktor sind die Kanallänge
L zwischen Source und Drain und die Kanal-Dotierungs
konzentration P. Um so kürzer L und um so höher P sind, um so
wirkungsvoller wird der Mechanismus der Injektion von heißen
Elektronen. Jedoch kann eine kurze Länge L einen Durchgriff
zwischen Source 120 S und Drain 120 D auslösen, wenn die
Drain in dem hohen Spannungszustand ist, und kann eine hohe
Dotierung P einen Übergangs-Lawinendurchbruch auslösen,
auch während des hohen Spannungszustandes. Beide Erscheinungen
müssen in einer Speicheranordnung unbedingt vermieden
werden.
Herkömmlich wurde implizit oder explizit auch angegeben, daß
die parasitären Kapazitäten von dem Steuergate 114 C und
dem schwebenden Gate 114 F zur Source 120 S und Drain 120 D
den Betrieb der Zelle 110 nachteilig beeinflussen und daß diese
durch genaue Selbstjustierung verringert werden
müssen. Insbesondere ist die Kapazität
C d1 zwischen dem schwebenden Gate 114 F und dem Drain
120 D aufs äußerste zu verringern, was ermöglicht, daß
das schwebende Gate 114 F dem Potential an dem Drain 120 D nicht
folgt. Während des Einschreibens zeigt wegen des hohen
Wertes von V D jede nichtadressierte Zelle in der gewählten
Spalte einen niederpegeligen Zustand (etwa 10 µA)
aufgrund der C d1-Kopplung der Drain mit den schwebenden
Gates der nichtadressierten Zellen bzw. der Zellen ohne
Zugriff, wodurch bestimmte dieser Zellen etwas durchgeschaltet
werden. Ein 64K-EPROM (256 Zeilen und 256 Spalten)
besitzt im ungünstigsten Fall einen parasitären Strom
aufgrund dieses Effektes von einigen Milliampère, ein
Betrag, der oberhalb des Schreibstroms der adressierten Zelle
liegt (1 mA). Ströme dieser Größenordnung können die
Datenleitungsspannung laden und Fehler aufgrund des verringerten
Schreibwirkungsgrades auslösen. Diese Bedingung
wird mit "Drain-Durchschalten" bezeichnet.
Es ist Aufgabe der Erfindung, ein Verfahren nach dem Oberbegriff
des Anspruches 1 dahingehend zu verbessern, daß
es möglich ist, durch lediglich eine Schichtdickenänderung
wahlweise eine EPROM- oder eine EEPROM-Speicheranordnung
herzustellen.
Die Aufgabe wird mit einem Verfahren gemäß Patentanspruch 1
gelöst.
Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen genannt.
Bei einer nach dem erfindungsgemäßen Verfahren hergestellten
Speicheranordnung kann im Gegensatz zu bekannten Speicheranordnungen
die Kapazität C d1 (Fig. 1B) zwischen dem Drain
und dem schwebenden Gate absichtlich stark erhöht werden und
zwar wie auch bei einer Anordnung der älteren Anmeldung.
Es wird der Drain-Durchschalt-Zustand vermieden und
zwar durch wesentliches Entkoppeln des schwebenden Gates
von dem Source-Bereich. Wie bei der Anordnung der älteren
Anmeldung läßt sich eine höhere kapazitiv gekoppelte
Spannung erreichen als es bisher möglich war.
Bei einer Anordnung nach der älteren Anmeldung und bei einer erfindungsgemäß
hergestellten Anordnung ergibt sich eine Erhöhung der vertikalen Feldstärke,
die die heißen Elektronen von dem Abschnürungsbereich des Kanals zum
schwebenden Gate während des Programmierens der Zelle beschleunigt.
Trotz der strengeren kapazitiven Kopplung zwischen dem Drain
und dem schwebenden Gate wird während des Lesebetriebes
der Kanal zwischen dem Source und dem Drain in zugriffsfreien
Zellen nicht infolge Drain-Durchschaltens leitend.
Ein Ausführungsbeispiel, das ein dünnes Tunnelungs-
Dielektrikum verwendet, wie ein Siliziumdioxid oder ein Siliziumnitrid,
wird einfach neu programmiert durch Absenken des
Potentials an dem Steuergate auf einen niedrigen Pegel
(insbesondere -20 V), während die Source, die Drain und das
Substrat auf 0 V gehalten werden. Die Elektronen des
schwebenden Gates (für eine Anreicherungs-N-Kanal-Einrichtung)
werden von dem schwebenden Gate in das Substrat
der Einrichtung abgelenkt bzw. verschoben, wodurch die
jeweilige Zelle entprogrammiert wird.
Während des Entprogrammierens einer bestimmten Zelle wird
ein Entladen aller anderer Zellen, die das gleiche Steuergate
besitzen, verhindert durch Anlegen einer positiven
Spannung von etwa +20 V an die entsprechenden Drain-Bereiche. Dies
verhindert, daß ein starkes Feld über das schwebende Gate
zum Substrat erzeugt wird, wodurch verhindert wird, daß
die Ladung aller dieser anderen schwebenden Gates geändert
wird. Andererseits können alle einem gegebenen Steuergate-
Aufbau zugeordneten schwebenden Gates simultan gelöscht werden
durch Halten der Spannung an jedem der Drain-Bereiche auf der
Spannung des Substrats.
Ein Bereich eines dünnen Oxids unterhalb eines Abschnittes des schwebenden
Gates wird über dem Kanalbereich gebildet. Dieser Bereich
des dünnen Oxids ermöglicht, daß das schwebende Gate wieder
programmierbar ist unter Verwendung einer Elektronen-Durchtunnelung
mit einem relativ hohen Spannungsimpuls, der dem
schwebenden Gate durch entweder dessen Drainkapazität oder
dessen Steuergatekapazität zugeführt wird.
Weitere Erläuterungen gehen aus der nachfolgenden Figurenbeschreibung
hervor. Es zeigen
Fig. 1A eine Schnittansicht einer vorbekannten
Speicherzelle,
Fig. 1B schematisch eine Ansicht der Ansteuerkapazitäten
der Zelle gemäß Fig. 1A,
Fig. 2A eine Seiten-Schnittansicht der Speicherzelle der älteren
Anmeldung unter Darstellung der Kapazität
C d2 zwischen dem schwebenden Gate und der
Drain mit oder ohne Maßnahme bezüglich der Tunnel-
Löschung unter Verwendung eines dünneren Abschnittes
215 F eines Gate-Dielektrikums als bei
dem Rest des Gate-Dielektrikums,
Fig. 2B eine schematische Ansicht der Ansteuerkapazitäten
der Zelle gemäß Fig. 2A, wobei die Kapazität C t2
nur bei dem Ausführungsbeispiel mit Tunnel-Löschung
vorhanden ist,
Fig. 3A eine Schnittansicht dreier Zellen mit Ausführungsform
einer einzigen Diffusion bei dem erhöhten
schwebenden Ansteuer-Gate gemäß Fig. 2 mit oder
ohne Vorsehen der Tunnel-Löschung,
Fig. 3B in Aufsicht eine 3 × 3-Anordnung des Ausführungs
beispiels mit einem Diffusionsbereich gemäß
Fig. 3A,
Fig. 4 eine Darstellung der Beziehung zwischen der Spannung
des schwebenden Gates und dem Verhältnis C d /C c ,
wobei C d die Kapazität
zwischen Drain und schwebendem Gate und C c die
Kapazität zwischen Steuergate und schwebendem Gate
sind,
Fig. 5A-5G eine Verfahrensschrittfolge, die schon nach der älteren
Anmeldung zum Bilden der hochdichten Anordnung Anwendung gefunden hat,
Fig. 6A, 6B eine Darstellung der gegenüber der älteren Anmeldung
unterschiedlichen Schritte des erfindungsgemäßen
Verfahrens zur Herstellung einer
hochdichten Speicheranordnung,
Fig. 6C den Querschnitt einer Speicheranordnung, die gemäß
dem Verfahren der Erfindung hergestellt ist,
Fig. 7 eine Seiten-Schnittansicht des vollständigen
Aufbaus bei Ausbildung innerhalb eines P-Vertiefungs
bereiches in einem N-Substrat.
Bei der folgenden ausführlichen Erläuterung einer nach dem
erfindungsgemäßen Verfahren herzustellenden Speicheranordnung
werden bestimmte definierte Ausdrücke verwendet, nämlich:
Vwd
= Drain-Schreibspannung
Vwc
= Steuergate-Schreibspannung
Vrc
= Steuergate-Lesespannung
Vrd
= Drain-Lesespannung.
Die nichtflüchtige EPROM-Speicheranordnung 210 der älteren Anmeldung
und gemäß Fig. 2A besitzt ein schwebendes
Gate 214 F, das den größten Teil der Drain 220 D überlagert
zum Bilden einer Kapazität C d2 zwischen Drain und
schwebendem Gate und das den Kanalabschnitt 218 F neben der
Drain 220 D unter Bildung der Kapazität C f2 überlappt. Das
Steuergate 214 C erstreckt sich über das schwebende Gate 214 F
unter Bildung der Kapazität C c2 wie bei der herkömmlichen
Zelle 110. Jedoch besitzt das Steuergate 214 C zusätzlich
einen Abschnitt 214 C′, der sich nach unten in Richtung auf
den Kanalabschnitt 218 C′ neben der Source 220 S erstreckt,
um so eine Kapazität C b2 zwischen dem Steuergateabschnitt
214 C′ und dem Kanalabschnitt 218 C′ zu bilden. Während
des Schreibens erreicht die Drain-Schreibspannung Vwd ein
Beschleunigungsfeld von der Source 220 S zur Drain 220 D und
verteilt auch wieder die restlichen Elektronen am schwebenden
Gate 214 F über Reihenkopplungskapazitäten C d2 und
C f2 (Fig. 2B). Eine negative Ladung sammelt sich auf dem
Teil des schwebenden Gates 214 F an, das den Teil der Kapazität
C d2 über der Drain 220 D aufweist, und eine positive
Ladung sammelt sich auf dem Abschnitt des schwebenden Gates
214 F an, das den Teil der Kapazität C f2 über den Kanalabschnitt
218 F aufweist, wodurch ein Inversionsbereich im
Kanalabschnitt 218 F gebildet wird. Im wesentlichen wird
der Drain-Diffusionsbereich 220 D als zweites Steuergate
zum Erzeugen nicht nur eines strengen bzw. starken elektrischen
Querfeldes zwischen der Source 220 S und der Drain
220 D abhängig von der Schreibspannung Vwd, die an die
Drain in Übereinstimmung mit der Schreibspannung Vwc an
dem Steuergate angelegt ist, sondern auch eines strengen
bzw. starken Querfeldes über das Oxid 226 F verwendet zur
verbesserten Injektion heißer Elektronen von dem Kanalabschnitt
218 F zum schwebenden Gate 214 F.
Die Steuergate-Schreibspannung Vwc, die an das Steuergate
214 C anglegt ist, invertiert den Kanalabschnitt 218 C′
über die Kapazität C b2, um so den Leitungsweg über den
Kanal 218 der adressierten Zelle zu vervollständigen. Die
Steuergate-Schreibspannung Vwc unterstützt auch das Ausbilden
der Inversion im Kanalabschnitt 218 F unter dem
schwebenden Gate 214 F über die Dielektrika 226 C und 226 F
mittels der Kapazität C c2. Elektronen von der Source 220 S
werden in Querrichtung (lateral) längs der beiden Inversions
bereiche des Kanals 218 durch die Drain-Schreibspannung
Vwd beschleunigt. Ein winziger Bruchteil dieser
heißen Elektronen wird über das Dielektrikum 226 F in das
schwebende Gate 214 F injiziert durch das elektrische Querfeld
224 F über die Kapazität C d2, das durch die Steuergate-
Schreibspannung Vwc und durch die Drain-Schreibspannung Vwd
erzeugt ist, die mit dem schwebenden Gate durch die Kapazität
C f2 gekoppelt sind. Es ist wichtig festzustellen, daß
die Injektion heißer Elektronen im wesentlichen nur in dem
Abschnürungsbereich des Kanals 218 F auftritt, d. h. innerhalb
höchstens 1 µm weg von dem Drain-Diffusionsbereich.
Dieser Umstand wird vorteilhaft bei der hochdichten Anordnung
gemäß den Fig. 3A und 3B verwendet, um eine zufällige
Schreibstörung zu verhindern, wie das weiter unten erläutert
werden wird.
Während des Lesens besitzen Zellen, die mit Q j , der Ladung
am schwebenden Gate 214 F, programmiert worden sind, einen
hohen Schwellenwert und bleiben nichtleitend bzw. gesperrt.
Jedoch leiten unprogrammierte Zellen ohne Q j sehr leicht
abhängig von den niedrigeren Zugriffsspannungen Vrc und Vrd.
Die erhöhte Ansteuerkapazität in den Zellen 210 gegenüber
der herkömmlichen Zelle 110 aufgrund der absichtlichen Erhöhung
des Wertes der Kapazität C d2 gegenüber der herkömmlichen
Zelle 110 ergibt eine Ladung Q j höherer Dichte
auf dem schwebenden Gate 214 F und eine stärkere Kanal
steuerung ohne entsprechende Erhöhung des Zellenbereiches
oder der Zugriffsspannungen.
Die auch in der älteren nichtvorveröffentlichten Anmeldung vorgesehene
Reihensteuerung des Kanals 218 über zwei unabhängige
Kapazitäten C f2 und C b2 verhindert einen niederpegeligen
Drain-Durchschalt-Strom über teilweise adressierte Zellen,
d. h., über Zellen, zu denen lediglich über Vwd Zugriff besteht,
jedoch nicht über ein entsprechendes Vwc. Eine N-Kanal-
Inversion muß hier in beiden Kanalabschnitten 218 C′ durch Vrc,
der Lesespannung, die an das Steuergate 214 C während des
Lesens angelegt ist, und im Kanalabschnitt 218 F durch Vrd,
der Drain-Spannung, die an der Drain 220 C während des
Lesens angelegt ist, und Vrc zum Tragen bzw. Führen des
Kanalstroms erreicht werden.
Ein Oberflächen-Durchgriff über den Kanal 218 wird in Zellen
ohne Zugriff, d. h., in Zellen, an die weder Vrc
noch Vrd angelegt ist und bei Zellen mit teilweisem Zugriff,
d. h., bei Zellen, an die lediglich Vrd angelegt ist,
aufgrund der Abwesenheit mindestens einer der erforderlichen
Reiheninversionen vermieden. Die Länge des Kanals 218 kann
daher unter die Durchgriffs-Grenze der herkömmlichen Zelle
110 verkürzt werden. Die Aufteilung des Kanals 218 in zwei
unabhängige Abschnitte 218 C′ und 218 F für die Zugriffssteuerung
erhöht die Entwurfswahl verschiedener Dotierungspegel in jedem
Abschnitt. Der Dotierungspegel und damit die Kanalinversions-
Schwellenspannung irgendeines oder beider Kanalabschnitte
kann zum Folgen jeder Entwurfsanwendung verringert, oder
auch erhöht werden. Beispielsweise erreicht ein erniedrigter
Schwellenwert im Abschnitt 218 C′ eine erhöhte Zellenansteuerung
während des Lesens ohne nachteilige Beeinflussung
des Schreibwirkungsgrades, der proportional von den Dotierungs
konzentrationen im Abschnitt 218 F abhängt.
Die Dichte der Speicher-Anordnung kann durch Verwendung einer
einfachen bzw. einzigen Diffusion bzw. eines einzigen Diffusions
bereiches 320 (Fig. 3A, 3B) erhöht werden, die entweder
als Source oder als Drain wirkt, abhängig von den
Spannungsbeziehungen zwischen den benachbarten Diffusions
bereichen 320 L und 320 R. Jeder Diffusionsbereich 320, wie
die Diffusionsbereiche 320 L, 320 und 320 R in der Anordnung
340, bilden eine Bit-Leitung, die von allen sie überlappenden
schwebenden Gates 314 F geteilt wird. Die Steuergates
314 A, 314 B, 314 C usw. laufen senkrecht zu den Diffusions
bereichen 320 und steuern die Kanalleitung durch Kanalabschnitte
318 C′ und 318 F zwischen jeweils zwei Diffusions
bereichen 320. Jeder Diffusionsbereich 320 besitzt einen
Kanalabschnitt 318 C′ und 318 F auf jeder Seite. Der Raum
bzw. Abstand 319 zwischen benachbarten Zeilen, wie zwischen
den Zeilen 314 A und 314 C, ist ein Isolierbereich, der gebildet
wird durch entweder selbstjustierte Kanalstopp-
Ionenimplantation, dem sich verlängerte Oxidation anschließt,
oder durch konventionelle Isolation durch Isoplanarverfahren.
Die erste Isoliertechnik, d. h., die Kanalstopp-
Ionenimplantation ist vorzuziehen, da sie eine höhere Anordnungs
dichte und eine planarere bzw. ebenere Topographie
erreicht, wobei die starke Kanalstopp-Borionenimplantation
vorteilhaft während des Schreibens verwendet werden
kann, da sie die Kanal-Dotierungskonzentration an den Rändern
des Kanals als Ergebnis der lateralen bzw. Querdiffusion
der implantierten Verunreinigungen von dem Isolierbereich
in den Kanalbereich während anschließender Hochtemperatur
verarbeitung wesentlich erhöht. Die Kanalränder werden daher
der Bereich, in dem die Programmierung vorzugsweise
erfolgt. Mit einer starken Kanalstopp-Isolierungsimplantation
kann die Kanaldotierung in dem Rest des Kanals 318 F
318 C′ gerade ausreichend niedrig bleiben, um eine etwas positive
Schwellenspannung für eine Anordnung mit N-Kanal-
Anreicherung zu erreichen.
Jeder Diffusionsbereich 320 ist an einer Durchgangsstelle
337 alle 8 oder 16 Zeilen 314 mit einer Metalleitung 335
kontaktiert, die parallel zu dem Diffusionsbereich verläuft.
Eine vorbekannte Zelle 110 erfordert dagegen eine
Durchgangsöffnung alle zwei Zellen, und jeder nichtgeöffnete
Durchgang hat verheerende Anordnungsfehler zur Folge. Im
Gegensatz wird jeder Durchgang bei der Anordnung 340 von
8 oder 16 Zellen geteilt, wobei ein nichtgeöffneter Durchgang
keinesfalls verheerend ist, da er lediglich den Diffusionsbereich-
Bitleitungs-Widerstand etwas erhöht, was bei
dem Schaltungsentwurf berücksichtigt werden kann. Das Ergebnis
ist eine Erhöhung der Zellendichte und ein wesentlicher
Vorteil einer erfindungsgemäß hergestellten und einer der älteren Anmeldung
gemäßen Speicheranordnung gegenüber der herkömmlichen Anordnung.
Die Verfahrensfolge, gemäß der älteren Anmeldung für die Speicheranordnung
310 ist ein Verfahren mit zwei Polysilizium-Pegeln, das einen untenliegenden
Drain-Diffusionsbereich unterhalb des schwebenden Gate 314 F
erfordert, der in dem Verfahren früher vorzusehen ist. Dies
erfordert einen zusätzlichen Maskierungsschritt, jedoch kann
das zusätzliche Diffundieren als weiterer Pegel zur Zwischenverbindung
zur Verwendung bei einer dichten peripheren Schaltungsanordnung
verwendet werden (ein selbstjustiertes Standard-
Verarbeiten läßt keine Diffusion zu, die unter
Polysilizium gehen).
Die Anordnung 340 erfordert besondere Schreib- und Lese
spannungszustände, um sicherzustellen, daß kein zufälliges
Programmieren oder fehlerhaftes Auslesen stattfindet. Gemäß
Fig. 3B wird, wenn die Zelle A₂ in ihren hohen Schwellen
spannungszustand zu programmieren ist, die Spalte 335, und
damit der darunter liegende Drainbereich 320, da die Spalte
335 mit der Drain 320 über den Durchgang 337 verbunden ist,
auf +15 V, d. h., Vwd = 15 V, gebracht, wobei alle anderen
Spalten auf 0 V sind. Die Steuergate-Zeile 314 A wird auf
≈ +20 V, d. h., Vwc = +20 V, gebracht, wobei alle anderen Zeilen
auf 0 V sind. Die Zelle A₂ besitzt nun die richtigen Feld
bedingungen für die Injektion heißer Elektroden, d. h., ein
horizontales Feld von der Source 320 L zur Drain 320 und
ein vertikales Feld von dem N-Kanal zwischen Source 320 L
und Drain 320 zu dem schwebenden Gate 314 F unter dem Gate
314, und wird durch die Injektion von Ladung auf dem schwebenden
Gate 314 F programmiert. Die Zelle B₂ besitzt die
richtige Vwd-Spannung, d. h., die Drain-Schreibspannung,
jedoch keinen Kanalstrom, da die Spannung an dem Steuergate
314 B niedrig ist. Die Zelle A₁ besitzt einen invertierten
Kanal, jedoch kein beschleunigendes Horizontalfeld,
da 335 L und Vwd an der Drain 320 L niedrig sind. Die Zelle A₃
ist die einzige Zelle außer der Zelle A₂ mit sowohl beschleunigendem
Horizontalfeld zwischen Source und Drain und
invertiertem Kanal mit einem starken Feld zur Injektion
heißer Elektronen. Wegen einer niedrigen Spannung (0 V)
an der Drain 320 R und der nichtsymmetrischen Art der Zelle
310 besitzt jedoch die Zelle A₃ kein schwebendes Gate, das
den Kanal-Durchgriffsbereich überlappt, der bei den angegebenen
Spannungsbedingungen innerhalb annähernd 1 µm
vom Diffusionsbereich 320 auftritt. Daher werden irgendwelche
heiße Elektronen, die von dem Kanal injiziert werden,
unschädlich am Steuergate 324 A statt an dem schwebenden
Gate der Zelle A₃ gesammelt. Weiter ergibt sich, daß die
nichtsymmetrische Art des Aufbaus 310 ein elektrisches Feld
über C f3 zur Folge hat, das sehr viel kleiner für die
Zelle A₃ ist als für die Zelle A₂, da das schwebende Gate
der Zelle A₃ über die Kapazität C d3 mit dem Diffusions
bereich 320 R gekoppelt ist, der auf 0 V ist, während das
schwebende Gate der Zelle A₂ kapazitiv mit dem Diffusions
bereich 320 gekoppelt ist, der auf +15 V ist.
Aus der obigen Beschreibung ergibt sich, daß
die nichtsymmetrische Art älterer Anordnung 310
eine sehr dichte Ausführung der Anordnung
340 ermöglicht. Beim Herstellen der Anordnung muß darauf
geachtet werden, daß das schwebende Gate 314 F sich nicht näher
als 0,5-1,0 µm an der linksseitigen Diffusionsbereich
320 annähert, d. h., der Kanal unter dem Steuergateabschnitt
314 C′ muß ausreichend lang sein und dessen Dotierungskon
zentration muß richtig eingestellt sein, um ein zufälliges
Schreiben einer Zelle während des Schreibzyklus einer benachbarten
Zelle zu vermeiden.
Es ist festzuhalten, daß dann, wenn die Zelle derart hergestellt
ist, daß C d3 < C c3, durch Wahl der Filmdicke und
der Überlappungsbereiche der Dielektrika, Vwd statt
Vwc die dominierende Spannung während des "Schreibens"
ist und daher die Spannung Vwc auf +5 V gebracht werden
kann, nämlich gleich wie Vrc. Dies hat den Vorteil
beim Schaltungsentwurf, daß die gesamte Zeilen-Decodierschaltungs
anordnung nun so ausgebildet sein kann, daß sie
in dem niederen Spannungsbereich für sowohl Schreiben als
auch Lesen arbeitet.
Das Lesen der Zelle A₂ kann auf verschiedenen Wegen erfolgen.
Ein Weg ist, alle Spalten 335 auf +5 V anzuheben mit
der Ausnahme von 335 L, die auf 0 V ist. Die Zeilenleitung
314 A wird ebenfalls auf +5 V gebracht, wobei alle anderen
Zeilen auf 0 V sind. Wenn die Zelle A₂ in dem niedrigen
Schwellenzustand ist, entlädt sie 335 auf 0 V über den
Reihenkanal zwischen 335 (Drain) und 335 L (Source). Der
Spannungsabfall an 335 wird durch einen Ladungs-Abfrageverstärker
am Unterende der Spalte erfaßt, der verriegelt wird,
nachdem die Spannung auf der Leitung 335 oder
äquivalent dazu die Spannung an der Drain 320, einige 100 mV
unter +5 V abgefallen ist. Die Zelle A₃ leitet nicht, weil
deren Source 320 nicht um eine vollständige Transistor-
Schwellenspannung unter deren Steuergate-Spannung (314 A)
abfallen kann.
Wenn die Zelle A₂ in ihrem hohen Schwellenzustand ist, leitet
sie nicht unter den Bedingungen, die vorstehend erläutert
worden sind, wobei 335 oder 320 auf +5 V gelassen sind.
Der Abfrageverstärker kann den Spannungsabfall an 335 mit
dem über eine Bezugszelle ähnlich der Zelle A₂ vergleichen.
Wegen des zusätzlichen Freiheitsgrades bei der vorliegenden
Einrichtung 210, 310 (Fig. 2 bzw. 3) kann der Schaltungs
entwerfer der Bezugszelle eine mehr oder weniger überlappende
Kapazität zwischen schwebendem Gate und Drain C d2
verleihen als den Zellen der Anordnung, wodurch der
Auslösepunkt des Abfrageverstärkers auf einen Zwischenpegel
zwischen die "0"- und "1"-Zustände wirksam einstellbar ist
ohne Notwendigkeit komplizierter Einrichtungen, um auf dem
Chip einen Zwischenspannungspegel zu erzeugen, wobei dieser
Spannungspegel auf jeden Fall wesentlich empfindlicher bezüglich
Herstellverfahrensschwankungen ist. Es ist jedoch
festzustellen, daß das erläuterte Verfahren für das Schreiben
und das Lesen lediglich iene der verschiedenen möglichen
Alternativen ist.
Das Löschen aller Zellen in der Anordnung 340 erfolgt wie
bei herkömmlichen Einrichtungen mit schwebendem Gate durch
Ultraviolettbestrahlung. Ein anderes Ausführungsbeispiel,
das weiter unten erläutert werden wird, ermöglicht ein
elektrisches Löschen auf Kosten zusätzlicher Verarbeitungs
schritte.
Bei jeder Anordnung mit schwebendem Gate kann deren Spannung
von den Spannungen und Kapazitäten abgeleitet werden,
die körperlich damit gekoppelt sind. Bei der vorbekannten
Anordnung 110 ergibt sich diese Spannung (vgl. Fig. 1B)
gemäß:
In der Gleichung (1) ist Q FG die überschüssige Ladung (für
Elektronen negativ) an dem schwebenden Gate. Für eine bekannte
Anordnung 110 ergeben sich folgende Werte:
C c1 = 10 C₀, C f1 = 5 C₀, C s1 = 0,5 C₀, C d1 = 0,5 C₀,
wobei C₀ eine Kapazitätseinheit ist, deren Größe von der Dicke
und der Dielektrizitätskonstante der dielektrischen Isolation
um 114 F abhängt. Mit Q FG = 0 (nichtprogrammierte
Einrichtung) ergibt sich aus (1):
Lesen (V D = V G = 5 V, V S = V B = 0 V): (1a)
V FG110 = 3,3 V
V FG110 = 3,3 V
Schreiben (V D = V G = 15 V, V S = V B = 0 V): (1b)
V FG110 = 9,8 V
V FG110 = 9,8 V
Im Vergleich dazu ergibt sich für die Zelle 210 gemäß der älteren
Anmeldung die Spannung des schwebenden Gates (vgl. Fig. 2B)
zu:
Bei einer für die ältere Anmeldung typischen Anordnung 210 ergeben sich unter
Verwendung der gleichen Einheit C₀ folgende Werte:
C c2 = 12C₀, C f2 = 2,5C₀, C d2 = 10C₀.
C c2 ist relativ zu C c1 erhöht wegen des zusätzlichen Bereiches
des schwebenden Gates über der Drain. C f2 ist kleiner als
C f1, da lediglich die Hälfte des Kanals (218 F) mit 214 F
gekoppelt ist. C d2 ist erhöht wegen der beabsichtigten
Drain-Überlappung.
Es ist weiter festzuhalten, daß das Dielektrikum zwischen 214 F
und der Drain thermisch auf einem Einkristall-Silizium
gewachsen ist und daher dünner gemacht werden kann und
daher eine höhere Kapazität pro Flächeneinheit besitzen
kann als bei dem die Kapazität C c2 bildenden Dielektrikum,
das auf einem polykristallinen Silizium-Werkstoff für das
schwebende Gate gewachsen ist. C s2 ist Null, da das
schwebende Gate nicht den Source-Diffusionsbereich überlappen
muß. Diese Werte ergeben für den Fall Q FG = 0
aus der Gleichung (2):
Lesen (V D = V C = 5 V, V S = V B = 0 V): (2a)
V FG210 = 4,5 V
V FG210 = 4,5 V
Schreiben (V D = V C = 15 V, V S = V B = 0 V): (2b)
V FG210 = 13,5 V
V FG210 = 13,5 V
Für maximale Ansteuerung während des Lesens sollte V FG so
groß wie möglich sein, um den Kanal 118 oder 218 F stark zu
invertieren. Für die gleiche Transistor-Kanalbreite und
-länge zeigen die Gleichungen (1a) und (2a), daß die Zelle
210 eine erheblich bessere Ansteuerung besitzt als die
Zelle 110, wobei die Ansteuerung proportional zu (V FG -V t )²
ist, wobei V t die Schwellenspannung des schwebenden Gates
von ungefähr +1,0 V ist.
In ähnlicher Weise sollte für ein maximales Injektionsfeld
während des Programmierens V FG so hoch wie möglich sein,
wobei dies, wie sich aus den Gleichungen (1b) und (2b) ergibt,
für die Anordnung 210 höher ist als für die Anordnung
110. Zusätzlich ist, da V FG210 um 3,7 V höher ist als V FG110,
die wirksame überschüssige Ladung Q FG , die am Ende des
Programmierimpulses gespeichert ist, um das Äquivalent von
3,7 V in der Zelle 210 höher gegenüber der Zelle 110, d. h.,
das Spannungsfenster zwischen dem "0"- und dem "1"-Zustand
wird um 3,7 V erhöht, was die Nichtflüchtigkeit verbessern
kann. Es ergibt sich aus der obigen Erläuterung, daß der
verbesserte Lese- und Schreib-Wirkungsgrad der Zellen 210,
310 für eine kleinere bzw. hochdichtere Zelle oder für
niedrigere Betriebsspannungen ausgenutzt werden kann.
Die Gleichung (2) stellt auch die weiter oben stehenden
Ausführungen bezüglich der Entwicklungsflexibilität klar
durch Ändern von V FG an der Bezugszelle des Abfrageverstärkers
durch einfaches Erhöhen oder Erniedrigen der C d2-
Komponente.
Fig. 4 zeigt, daß bei einem Verhältnis von C d zu C c , das größer
als die bekannte Grenze ist, der Aufbau der älteren Anmeldung
die Spannung an dem schwebenden Gate um einige Volt während
der Programmierungs-Betriebsart der Zelle erhöht und um 1 V
erhöht während der Lesebetriebsart der Zelle. Die herkömmliche
Zelle arbeitet mit einem Verhältnis von C d /C c von weniger
als 0,2. Daher ergibt sich die Beziehung der Spannung an
dem schwebenden Gate zur Drain-Spannung von 5 V beispielsweise
während des Lesebetriebs wie gemäß den drei Punkten
an dem linken Abschnitt der unteren Kurve in Fig. 4. Bei
dem Aufbau gemäß der älteren Anmeldung ändert sich die Spannung am
schwebenden Gate von etwas unter 4 V bis auf etwas unter 5 V
für eine Drain-Spannung von 5 V während des Lesens. Bei dem
bekannten Aufbau schwankt dagegen die Spannung des
schwebenden Gates zwischen 3 und etwa 3,75 V.
In ähnlicher Weise erreicht während des Programmierbetriebes
ein herkömmlicher Aufbau eine Spannung von etwa 9-11 V an
dem schwebenden Gate, wenn das Kapazitätsverhältnis C c /C c
unter 0,2 ist. Bei dem Aufbau gemäß der älteren Erfindung ergibt sich
jedoch eine Spannung für das schwebende Gate von etwa 11,5
bis 14 V für eine Drain-Spannung von 15 V während des Programmierbetriebes.
Diese höheren Spannungen zeigen den Unterschied
zwischen dem herkömmlichen Aufbau und dem Aufbau
der älteren Anmeldung und insbesondere während des Programmier
betriebes, zeigt die Zunahme des Injektionswirkungsgrades
während des Programmierens und des Kanal-Steilheitswertes
während des Lesens der Zelle.
Bei einem großen Anwendungsbereich ist es unbequem, ultraviolettes
Licht zum Löschen der Ladung Q FG auf dem schwebenden
Gate zu verwenden. Die Zellen 210, 310 können so geändert
werden, daß das Löschen elektrisch durchgeführt
werden kann. Dies kann dadurch erfolgen, daß ein kleiner
Bereich 215 F, 315 F, 567 F hinzugefügt wird, in dem das Dielektrikum
zwischen dem schwebenden Gate 214 und dem Substrat
218 ausreichend dünn ist, damit eine Elektronenleitung
durch Durchtunnelung bei Hochfeldbedingungen möglich ist.
Der Durchtunnelungsstrom ist exponentiell abhängig von dem
über 315 F angelegten elektrischen Feld. Beispielsweise kann,
wenn 10 V angelegt sind, der Bereich 315 F eine Stromdichte
von 1 mA/cm² leiten, während er dann, wenn 8 V angelegt
sind, lediglich einen Strom von 1 nA/cm² leitet. Die sehr
starke Feldabhängigkeit wird vorteilhaft bei dem im folgenden beschriebenen
Beispiel verwendet, um ein zufälliges Programmieren
oder Löschen in nichtgewählten Zellen zu verhindert.
Das Schreiben kann wie bei den der älteren Anmeldung gemäßen Anordnungen,
210 und 310 durch Injektion heißer Elektronen zusammen mit etwas
Durchtunneln erfolgen. Wie bei der Anordnung 210, 310 tritt keine
Injektion heißer Elektronen in teilweise gewählten Zellen
auf, wobei zusätzlich keine Tunnelung in diesen Zellen ermöglicht
wird, da V FG unter dem Schwellenfeld für ein
wirksames Tunneln liegt, wenn lediglich nur eine, jedoch
nicht beide Spannungen V D und V C auf der hohen Programmier
spannung sind. Beispielsweise sei angenommen, daß die Dicke
und die Dielektrizitätskonstante von 215 F derart ist, daß
V FG 9 V überschreiten muß, mit V B = 0 V, um ein Durchtunneln
zu erreichen. Aus der Gleichung (2) mit der Annahme C t2
= 2 C₀ ergibt sich, daß eine programmierte Zelle V FG = 13,5 V
besitzt, wie zuvor, und ein Durchtunneln erreicht, während eine
Zelle mit teilweisem Zugriff V FG = 6,8 V mit V C = 15 V und
V D = 0 V, oder V FG = 5,7 V mit V C = 0 V und V D = 15 V besitzt,
wobei dies jeweils zu niedrig ist, um ein Durchtunneln
zu erreichen. Wieder wird hier die Drain-Kopplungskapazität
C d2 vorteilhaft verwendet: Zum Erhöhen des Feldes an
der gewählten Zelle und zu dessen Inhibieren bzw. Sperren
bei allen anderen nichtgewählten Zellen der Anordnung
Das Löschen wird durch Anlegen eines Pulses mit typisch
-20 V an 314 und durch Erden bzw. an Masse legen aller Spalten-
Diffusionsbereiche 320 erreicht, wobei auch das Substrat
311 geerdet ist bzw. an Masse liegt. Aus der Gleichung (2)
ergibt sich dann für die Zellen längs der Zeile mit Zugriff:
Bei Q FG = 0 (nichtprogrammiert) ist das Löschfeld schwach, jedoch
tritt das Löschen durch Durchtunnelung (Elektronenejektion)
weiterhin auf und wird zugelassen, um den Schwellenwert des
Kanalabschnitts 318 F in den Verarmungsbereich zu bringen
(dies wird jedoch nicht für den Reihen-Kanalabschnitt 318 C′
zugelassen, der in dem Anreicherungsbereich verbleibt).
Wenn Q FG negativ ist (programmierte Anordnung), erhöht
das Feld aufgrund der überschüssigen Elektronen auf dem
schwebenden Gate das Tunnelungs-Löschen sehr stark, bis alle
derartigen überschüssigen Elektronen zur vollständigen
Löschung entfernt worden sind. Dies dauert typisch 1-10 µs.
Der Aufbau einer Zelle und einer Speicheranordnung gemäß der älteren
Anmeldung wird gemäß der folgenden Verarbeitungsfolge
durchgeführt.
Das Verfahren beginnt mit einem P-Siliziumsubstrat 530 mit einem spezifischen
Widerstand von annähernd 10 Ω cm und mit einer Kristallorientierung
<100< (Fig. 5A). Es ist jedoch auch möglich,
mit einem N-Siliziumsubstrat 532 (Fig. 7) mit einem spezifischen
Widerstand von annähernd 20 Ω cm und mit einer
Kristallorientierung <100< zu beginnen und darin Bereiche
531 aus isolierten P-Vertiefungsbereichen bzw. P-Wannen (well)
zu bilden, wie das bei CMOS-Herstellverfahren üblich ist.
Derartige P-Vertiefungsbereiche oder -wannen 531 können
in dem N-Substrat durch Dotieren der erforderlichen Silizium
bereiche mit Bor und durch dann Ansteuern des Dotierungsmittels
in einem Diffusionsschritt erreicht werden.
Obwohl dies ein zusätzlicher Schritt in dem Verfahrensablauf
ist, ermöglicht er zusätzliche Flexibilität für
den Schaltungsentwerfer, da die Steuerschaltungsanordnung
in einer P-Wanne hergestellt werden kann, die von
der P-Wanne elektrisch isoliert sein kann, in der die
Speicheranordnung hergestellt wird. Es ist dann beispielsweise
möglich, negative Spannungen an dem Chip von einer
positiven Versorgungsspannung zu erzeugen oder hohe
Programmierspannungen an die P-Wanne der Anordnung, jedoch
nicht an die in getrennten P-Wannen hergestellten peripheren
Einrichtungen anzulegen.
Eine ausgewählte Verunreinigung, d. h. ein Dotierungsmittel
wie Arsen oder Phosphor, wird zur Bildung mehrerer Source-Drain-
Bereiche (520 DL, 520 D und 520 DR in Fig. 5A) der zu bildenden
Zellen unter Anwendung üblicher Dotierungstechniken wie
Diffusion oder Ionenimplantation benutzt. Typischerweise ist die
Dotierungskonzentration dieser Bereiche derart, daß diese
Bereche eine N⁺-Leitfähigkeit besitzen, d. h., eine Dotierungs
konzentration über 10¹⁸ Atome/cm³. Jeder Bereich kann
als Source oder als Drain wirken, abhängig von seiner Vorspannung,
weshalb jeder dieser Bereiche als Source-Drain-
Bereich bezeichnet wird.
Als nächstes wird der Aufbau oxidiert, bis etwa 1000 Å
Silizium in jedem Source-Drain-Bereich 520 verbraucht sind
zum Ansteuern des Dotiermittels und zur Bildung einer
Stufe in dem Silizium für zukünftige Maskenausrichtung.
Das Silizium unter dem Maskierungsoxid oxidiert wesentlich
langsamer als das Silizium in einem Source-Drain-Bereich.
An diesen Schritt schließt sich ein Abstreifen des gesamten
Oxids von der Wafer an.
Beim erfindungsgemäßen Verfahren besteht die Maskierungs
schicht zum Bilden der Source-Drain-Bereiche aus einer
dünnen Siliziumdioxidschicht (größer als 50 Å), die mit einer
Schicht aus Siliziumnitrid bis zu einer Dicke von etwa 1000 Å
abgedeckt ist (550 bzw. 560 in Fig. 6A). Fenster werden dann
in diesem Nitrid und Oxid hindurch bis zum darunter liegenden
Substrat in Form langer Streifen gebildet und die N⁺-
Bereiche werden durch Dotieren wie bei dem Ausführungs
beispiel der älteren Anmeldung gebildet. Diese freiliegenden Source-Drain-
Bereiche werden dann in einem Dickenbereich zwischen 200 Å und 6000 Å
oxidiert. Im Gegensatz zum Ausführungsbeispiel der älteren
Anmeldung wird dieses Oxid nicht entfernt und bildet
die Gateisolation 568 über dem Drain-Bereich 520 D.
Anschließend wird das maskierende Siliziumnitrid 560 weggeätzt
und es wird die dünne Oxidschicht 550 tauchgeätzt, wodurch
das Silizium 518 in dem Kanalbereich, jedoch nicht
über dem Drain-Bereich, freigelegt wird (das Oxid 568 über
dem Drain-Bereich läßt man bis zu einer Dicke wachsen, die ausreicht,
um ein teilweises Dünnerwerden während des Tauchätzens
zu kompensieren). Eine dünne dielektrische Schicht
567 F (Fig. 6B) wird dann in dem Kanalbereich 518 gebildet.
Diese kann ein thermisches Oxid, das in dem Dickenbereich
von 50 Å bis 1000 Å gewachsen ist, oder ein thermisches
Nitrid mit einer Dicke von weniger als 200 Å sein. Der Rest des
Verfahrens (bei diesem Ausführungsbeispiel gemäß der Erfindung) entspricht
dem Ausführungsbeispiel der älteren Anmeldung. Der wesentliche Unterschied
zwischen diesen beiden Ausführungsbeispielen besteht
darin, daß nach der älteren Anmeldung die Gate-Isolation in dem gleichen
Schritt für sowohl die Isolation über dem Drain als auch
der über dem Kanal erfolgt, während bei (dem Ausführungsbeispiel)
der Erfindung für diese beiden Bereiche die Gateisolation
in zwei unabhängigen Schritten gebildet wird. Dadurch
ist ein zusätzlicher Freiheitsgrad für die Wahl ihrer
jeweiligen Dicken oder Bestandteile gegeben, wodurch
deren Kapazitäten pro Flächeneinheit beeinflußt wird. Wie
in Gleichung (2) dargestellt, sind die relativen Werte der
Kapazitäten C d2 und C f2 von entscheidender Bedeutung für
den Wirkungsgrad der Einrichtung für alle Programmierbetriebsarten.
Deshalb ist die Möglichkeit der unabhängigen Steuerung
der Dielektrika 568 (die C d2 beeinflußt) und
567 F (die C f2 beeinflußt) von Vorteil. Zusätzlich
ergibt die Bildung einer sehr dünnen Isolierung 567 F
mit Bildung einer dickeren Isolierung 568 eine elektrisch
programmierbare und elektrisch löschbare Speicheranordnung (EEPROM),
da die dünne Isolierung 567 F zum Programmieren und Löschen
durch elektronisches Durchtunneln verwendet werden kann, während
das dickere Oxid 568 zum Verbessern der Kopplung des
schwebenden Gates 514 F mit der Drain(C d2) dient, ohne eine
Durchtunnelung des Drain-Diffusionsbereiches zu ermöglichen.
Bei der Speicheranordnung der älteren Anmeldung läßt man,
ein Gateoxid 526 F mit einer Dicke von 50-1000 Å, abhängig von den
Schaltungsbedingungen, über der Oberfläche des Wafer aufwachsen.
Bekanntlich kann die Geschwindigkeit der thermischen
Oxidation über einem stark dotierten N⁺-Bereich, wie 520 D
ein Mehrfaches höher sein als die Oxidationsgeschwindigkeit
über einem wenig P⁺-dotierten Bereich, wie 518. Durch Steuern
der N⁺-Dotierungskonzentration in dem Bereich von 5 × 10¹⁸ cm-3
bis 5 × 10¹⁹ cm-3 ist es möglich, die Oxid-Wachsgeschwindigkeit
über sowohl dem P-Kanalbereich 518 als auch über dem N⁺-
Drainbereich 520 D richtig zu steuern. Beispielsweise läßt man,
wenn eine EPROM-Speicheranordnung (elektrisch programmierbar und
durch Ultraviolettlicht löschbar) erforderlich ist, das
Oxid 526 F über dem Kanal 518 bis zu einer Dicke von zwischen
etwa 200 und 1000 Å wachsen und es wird das Oxid über der
Drain 520 nur geringfügig dicker. Wenn eine EEPROM-Speicheranordnung
(elektrisch programmierbar und elektrisch löschbar)
erforderlich ist, wird das Oxid 526 F über dem Kanal dünner
gewachsen, in dem Bereich von 50-200 Å, um ein Durchtunneln
zu ermöglichen, und kann die Dicke des Oxids über dem Drain
520 wesentlich dicker sein, wenn erwünscht ist, daß über
dem Drain kein Durchtunneln erfolgen soll. Andererseits
kann das Oxid über 518 wie für die EPROM-Speicheranordnung
gewachsen werden und es kann dann ein Bereich für Durchtunnelungsoxid
definiert werden mittels eines besonderen Maskierungsschrittes
(vgl. US-PS 41 15 914) durch zunächst Ätzen des Oxids
526 F in dem Bereich gemäß 515 F (Fig. 5B) und dann durch
Wachsen eines dünnen Durchtunnelungsoxids auf der freiliegenden
Siliziumoberfläche bis zu einer Dicke in dem Bereich
von 50-200 Å.
An den Gate-Oxidierungsschritt schließt sich das Implantieren
einer P-Dotierung (vorzugsweise Bor) durch das
Gate-Oxid 526 F an zum Dotieren des Kanalbereiches, wie des
Bereiches 518 L oder 518 zwischen jeden direkt benachbarten
Paaren von Source-Drain-Bereichen 520, und zwar mit einer Oberflächen
konzentration von 10¹² bis 10¹³ Verunreinigungsatome pro cm².
Diese Implantation erfolgt bei etwa 50 keV. Es ist auch
möglich, die Implantation unmittelbar vor dem Gate-Oxidierungs
schritt durchzuführen. Der tatsächliche Dotierungspegel
in den Kanalbereichen hängt von dem erwünschten
Speicherschwellenwert und der erwünschten Programmierungs
spannung ab.
In Anschluß an die Bor-Implantation wird polykristallines
Silizium 514 auf der Oberseite der Wafer bis zu einer Dicke
von etwa 1000-3000 Å unter Verwendung üblicher Polysilizium-
Niederschlagungstechniken niedergeschlagen (vgl. Fig. 5B).
Das polykristalline Silizium wird dann in den N⁺-Leitfähigkeits
typ, und zwar umgesetzt mittels üblicher Dotierungstechniken.
Typischerweise wird Phosphor zum Dotieren des Polysiliziums
verwendet, obwohl auch andere N-Dotierungsmittel bzw. -Dotierstoffe
gegebenenfalls verwendet werden können.
Das polykristalline Silizium 514 wird anschließend maskiert
und unter Verwendung üblicher Techniken zur Bildung
mehrer Streifen geätzt, wobei jeder Streifen wie der Streifen 514 F
parallel und direkt über einem Teil eines einzig entsprechenden
N⁺-Source-Drain-Bereichs, wie des Bereichs 520 D, ist. Jeder
Streifen überlagert nicht nur einen entsprechenden Source-Drain-
Bereich, sondern überlagert auch einen Teil des Kanalbereichs
518 links dieses Diffusionsbereiches (wobei der
Begriff "links" sich auf die linke Seite des diffundierten
N⁺-Source-Drain-Bereichs 520 bezieht, wenn dieser Bereich
in dem Querschnitt wie gemäß Fig. 3A oder Fig. 5C betrachtet
wird). Der Maskierungsschritt zum Definieren der Streifen,
wie des Streifens 514 F, ist ein kritischer Justierschritt.
Er ist der einzige Schritt des Verfahrens, der eine außerordentlich
gute Ausrichtung bzw. Justierung zwischen dem Polysiliziummuster
514 F und dem Source-Drain-Diffusionsbereichsmuster 520
erfordert. Wenn der Streifen 514 F zu stark nach links
gegenüber dem Diffusionsbereich 520 fehlausgerichtet ist,
ist die sich dann ergebenden Speicheranordnung mit ihrem schwebenden
Gate enger an den Kanal gekoppelt und weniger eng an
Drain, und umgekehrt bei einer Fehlausrichtung bzw. -justierung in der
Gegenrichtung. Die Breite der Diffusionsbereiche 520 und Abstände
518 muß derart gewählt werden, daß die Speicheranordnung als
EPROM- und als EEPROM-Auführung
in allen Programmier- und Lesebetriebsarten arbeitet,
und zwar auch bei extremen Fehljustierungen zwischen
diesen beiden Schichten. Die Forderung einer eng tolerierten
Justierung ist für das Verfahren der Erfindung und für die hergestellte
Speicheranordnung einzigartig. Es ist dies aber eine mit den neuesten
Entwicklungen auf dem Gebiet der Lithographie vergleichsweise
einfach zu erfüllende Forderung (10 : 1-Verkleinerungsdrucker).
Bei einer typischen Anordnung hoher Dichte
soll das Ausmaß der Fehljustierung bei diesem
Maskierungsschritt etwa ± 1,0 µm nicht überschreiten. Fig. 5C
zeigt den auch der älteren Anmeldung gemäßen Aufbau, wie er nun vorliegt,
mit dem P-Substrat 530, in dem die N⁺-Source-Drain-Bereiche,
wie beispielhaft durch den Bereich 520 D dargestellt, ausgebildet sind,
wobei ein Gate-Oxid 526 F über die Oberfläche der Speicheranordnung
gebildet ist, wobei schwebende Gates aus polykristallinem
Silizium, wie beispielsweise das Gate 514 F, über dem Source-
Drain-Bereich 520 ausgebildet sind, derart, daß ein Teil
des schwebenden Gates 514 F sich über den Kanalbereich 518 L
zwischen dem Source-Drain-Bereich 520 D und dem Source-
Drain-Berich 520 L erstreckt, und wobei P-Kanalbereiche
518 L und 518 auf der linken und der rechten Seite des Source-
Drain-Bereiches 520 gebildet sind.
Die polykristallinen Siliziumstreifen 514 F, 514 FL und 514 FR,
beispielsweise, erstrecken sich längs der Oberfläche der
Speicheranordnung. Sie werden einem zweiten Maskierungs- und Ätzschritt
unterworfen, und zwar zum Abgrenzen bzw. Bestimmen
der seitlichen oder Querabmessungen eines jeden schwebenden Gates
514 (die drei Streifen 514 FL, 514 F und 514 FR sind lediglich
beispielhaft, selbstverständlich ist lediglich ein kleiner
Teil einer gesamten Speicheranordnung zu Darstellungszwecken
wiedergegeben. Der Aufbau einer Speicheranordnung ähnlich der
dargestellten erstreckt sich weiterhinaus, beiderseits oder an allen Seiten
der beispielsweise in den Fig. 5A-5G und Fig. 3A, Fig. 3B dargestellten
Anordnung). Jedoch wird zunächst die Anordnung in an sich bekannter
Weise oxidiert, um eine Oxidschicht 526 C ausgewählter
Dicke (typisch annähernd 1000 Å) über der freiliegenden
Oberseite jedes Streifens 514 F als polykristallinem
Silizium zu bilden.
In Anschluß an die Bildung des Oxids 526 C wird eine zweite
polykristalline Siliziumschicht 514 C bis zu einer Dicke
von annähernd 2000-5000 Å niedergeschlagen. Die Schicht 514 C
bildet im Anschluß an einen Maskierungs- und Ätzschritt
die Gate-Elektrode(n) für eine Zeile der Speicherzellen.
Der sich ergebende Aufbau ist im Querschnitt in Fig. 5D dargestellt
und ist in Aufsicht in Fig. 5E wiedergegeben. Zu diesem
Zeitpunkt überdeckt die zweite polykristalline Siliziumschicht
514 C die Oberseite der Anordnung wie ein Blatt.
Unter diesem Blatt sind Streifen aus polykristallinem Silizium
514 FL, 514 F und 514 FR (Fig. 5E) angeordnet und unter
zumindest einem Teil jedes dieser Streifen ist ein entsprechender
Source-Drain-Bereich wie 520 DL, 520 D bzw. 520 DR
angeordnet.
Vor dem Wachsen des Oxids 526 C wird die Speicheranordnung gemäß einem
Ausführungsbeispiel einer Oxid-Ätzung unterworfen, nämlich zum teilweisen
Wegätzen bis auf 200 Å des Gate-Oxid 526 F in den freiliegenden
Bereichen zwischen Streifen 514 FL, 514 F und 514 FR
aus polykristallinem Silizium. Die zweite Oxidschicht 526 C läßt man
dann auf der Anordnung aufwachsen. Das Oxid 526 C weist
das Zwischenelektroden-Isolieroxid zwischen den schwebenden
Gates 514 FL, 514 F und 514 FR (Fig. 5C, 5D) und der zu bildenden
zweiten polykristallinen Siliziumschicht 514 C auf,
von der die Steuergate-Elektroden gebildet werden.
Der zum Bilden der Oxidschicht 526 C verwendete Oxidierungsschritt
kann auch zu einem wesentlichen Verringern der
Borkonzentration in demjenigen Kanalbereich verwendet werden,
der nicht durch die schwebenden Gates 514 FL, 514 F und 514 FR
überdeckt ist. Dies erfolgt unter vorteilhafter Ausnutzung der Bor-
Rückverteilung im gewachsenen Oxid. Dies verringert in
günstiger Weise die Schwellenspannung des Teils des
Kanals, der nicht unterhalb der Bereiche der schwebenden Gates
514 FL, 514 F und 514 FR liegt, und erhöht dadurch die
Durchlässigkeit dieses Teils des
Kanals.
Die Bildung der Oxidschicht 526 C dient auch dazu, bei den
EEPROM-Ausführungen die Dicke des Tunneloxids 567 F
(Fig. 6C) in dem freiliegenden Bereich 569 wesentlich zu erhöhen,
wenn das schwebende Gate 514 F gebildet ist.
Für die EEPROM-Ausführung, die in
Fig. 6C im Schnitt dargestellt ist, ergibt sich die Fläche des dünnen
Tunnel-Oxids dadurch, daß es durch dickeres
Oxid an allen vier Seiten umgeben ist, nämlich dem Oxid 568 über
dem Drain, dem Oxid 569 über dem Rest des Kanals und dem
Isolieroxid 319 (Fig. 3B) auf beiden Seiten des schwebenden
Gates 514 F.
Andererseits kann die Zwischenelektroden-Isolierung 526 C
durch Abscheidung von Siliziumnitrid oder andererseits
durch einen Verbundaufbau gebildet werden, wie er durch
eine kurze Oxidation gebildet wird, an die sich die Abscheidung
von Siliziumnitrid anschließt. Derartige Sandwich-
Aufbauten wurden auf dem Gebiet der Halbleitertechnik
bereits angegeben.
In Anschluß an die Bildung des Dielektrikums 526 C wird
eine zweite leitende Schicht 514 C abgeschieden. Diese
Schicht kann aus polykristallinem Silizium bestehen oder
aus irgendeiner Form eines Silizids mit niedrigem spezifischem
Widerstand oder einem hochtemperaturbeständigen Metall, das einer
anschließenden Oxidierung widerstehen kann. Vorzugsweise
weist diese Schicht polykristallines Silizium auf.
Im Anschluß an die Bildung der zweiten polykristallinen
Siliziumschicht 514 C wird die Anordnung maskiert und
geätzt, um Streifen der polykristallinen Siliziumschicht
514 C senkrecht zu den zuvor gebildeten polykristallinen
Siliziumstreifen 514 FL, 514 F und 514 FR zu bilden. Das
Ätzverfahren wird durch das Dielektrikum 526 C
und die polykristallinen Siliziumstreifen 514 FL, 514 F und
514 FR hindurch fortgesetzt, nämlich zum Freilegen des darunter liegenden
Gate-Oxids 526 F. Es ergibt sich ein Aufbau vergleichsweise
der Aufsicht in Fig. 5G, jedoch ohne die Metalleitungen 535.
Es ist wesentlich, daß das erläuterte Bor-Feldimplantieren
zwischen den Source-Drain-Bereichen 520 DL, 520 D und 520 DR
gegebenenfalls bei diesem Schritt des Verfahrens durchgeführt
werden kann. Wenn dies der Fall ist, tritt die Feldimplantierung
in den Bereichen 539 und 519 auf, die in Fig. 5E
in Aufsicht und weiter in Fig. 5G in Aufsicht dargestellt
sind. In diesem Schritt wird das Bor bis etwa1-5 × 10¹³ Atomen
pro cm² implantiert. Die Borimplantation ist automatisch
selbstjustiert zur komplementären Fläche der ersten
und zweiten polykristallinen Siliziumschichten (514 F, 514 C,
Fig. 5D, 5E und 5G), wie das durch Bereiche 539 und 519 in
den Fig. 5E und 5G dargestellt ist. Die N⁺-Diffusionsbereiche
520 D überkompensieren automatisch das Bor in jenen
Flächen, in denen Bereiche 520 D zur Ionenimplantation freigelegt
worden sind.
Das P-Bor verhindert eine Feldinversion bei hohen Programmierspannungen,
die an die Drain- und Gate-Elektrode 520 D bzw.
514 C angelegt sind, und verbessert auch die Kanal-Dotierung
an den Rändern 520 (Fig. 5E) der Kanalbereiche jeder
Anordnung mit schwebendem Gate, um so wiederum den
Programmierwirkungsgrad zu erhöhen. Dies tritt auf, weil die
Injektion heißer Elektronen in einem hochdotierten Bereich
des Kanals wirksamer ist als in etwas ärmer dotierten Bereichen
des Kanals. Gleichzeitig ist jedoch, weil lediglich
die Ränder 529 (Fig. 5E) jedes Kanals zwischen beispiels
weise den Source-Drain-Bereichen 520 D und 520 DR (Fig. 5c)
eine höhere Dotierungskonzentration besitzen, die Steilheit
der Kanalbereiche 518 C′ und 518 F, beispielsweise, nicht
verringert. Bei dieser Ausbildung ist das polykristalline
Silizium, von dem die Bereiche der schwebenden Gates 514 F,
514 FL und 514 FR gebildet worden sind, weggeätzt worden zur
Bildung einzelner schwebender Gates vor der Ionenimplantation
in den Feldbereichen zwischen den schwebenden Gates.
Es kann auch das Bor in den Abschnitt der Anordnung
implantiert werden, der freiliegend geblieben und durch leitende
Streifen 514 und 514 FL, 514 F und 514 FR, dargestellt in Fig. 5E,
begrenzt ist. Bei dieser Ausführung
ist die Ionenimplantation automatisch
selbstjustiert, und zwar zur Komplement-Fläche
von erster und zweiter polykristalliner Siliziumschicht
514 F und 514 C die durch den Bereich 539 in Fig. 5E
wiedergegeben ist. Z. B. verringert dies die Übergangskapazität
zwischen dem Diffusionsbereich 520 D und dem Kanalbereich
und dem Feld annähernd um die Hälfte, da lediglich
die rechte Seite eines jeden Diffusionsbereiches 520 (Fig. 5C,
5D, 5E) stark P-dotiert ist, und zwar aufgrund der Feld-Ionenimplantation.
Dabei ist ein geeigneter Schutz gegen Leckwege
erreicht. Auch bei diesem Ausführungsbeispiel
ist das Bor mit etwa 1-5 × 10¹³ Atome pro cm² implantiert.
Ein isolierender thermischer Oxidationsschritt wird als
nächstes durchgeführt, um eine isolierende thermische
Oxidschicht von etwa 1000-5000 Å Dicke über der Oberseite
und die Feldbereiche der Anordnung wachsen zu lassen. Diese
Oxidierung oxidiert auch die Seitenbereiche von ersten
und zweiten polykristallinen Siliziumschichten (514 FL,
514 F, 514 FR und 514 C), die durch den Ätzvorgang
freigelegt sind, der die zweite polykristalline Siliziumschicht
514 C zu Steuergate-Streifen und die erste polykristalline
Siliziumschicht zu isolierten schwebenden Gates macht.
Über dem thermischen Oxid, das in der Zeichnung nicht dargestellt
ist, wird als nächstes ein phosphordotiertes
Pyroglas niedergeschlagen, das mittels üblicher thermischer
Verarbeitung gesintert und wiederaufgeschmolzen ist. Das phosphordotierte
Glas bewirkt einen zusätzlichen Schutz der Anordnung,
und zwar gegen unerwünschte Verunreinigung bzw. Verschmutzung,
die die elektrischen Eigenschaften der
Anordnung ändern.
Der Rest des Verfahrens ist üblich.
In Fig. 5F ist der vollständige Aufbau im Zustand vor dem Niederschlag
der Kratzschutzschicht dargestellt. Die Schicht 534 ist
ein zum Glätten der Oberflächentopographie wiederaufgeschmolzenes
phosphordotiertes Glas, und die Schicht 535 weist Metalleiter
auf, die parallel zu den Source-Drain-Bereichen
(z. B. 520 D) und über den entsprechenden Source-Drain-Bereich
(520 DL) verlaufen. Ein Kontakt wird zwischen jeder
Metalleitung 535 und dem unter dieser Leitung liegenden
Source-Drain-Bereich 520, und zwar alle 8-16 Zellen ausgeführt, wie
das mit der Durchkontaktierung 537 in Fig. 5G dargestellt ist,
die eine Aufsicht der Anordnung nach Fig. 5F wiedergibt.
Dieses Merkmal erhöht die Anordnungs-Packungsdichte
sehr stark durch Verringern der Anzahl der Durchkontaktierungen,
die zum Kontaktieren eines jeden Source-Drain-Bereiches
520 erforderlich sind.
Die obige Erläuterung bezog sich auf lediglich die Bildung
programmierbarer Speicheranordnungen. Transistoren,
die in der Peripherie der Einrichtung zum Dekodieren, Puffern
und für logische Betriebsschritte verwendet werden, werden
in üblicher Weise unter Verwendung entweder der ersten polykristallinen
Siliziumschicht oder der zweiten polykristallinen
Siliziumschicht oder der Metallisierung für die Gate-Elektroden
hergestellt. Diese Einrichtungen können auch zusätzliche
Maskierungsschritte erfordern, wie für die Bildung
von Transistoren mit zu den Gates selbstjustierten
Source- und Drain-Bereichen. Die periphere Schaltungsanordnung
kann selbstverständlich unter Verwendung üblicher isoplanarer
MOS-Technik hergestellt sein.
Das entsprechende Verfahren zur Herstellung einer
EEPROM-Anordnung (elektrisch
löschbare Anordnung im Gegensatz zu der vorstehend
erläuterten Ultraviolett-löschbaren Anordnung) ist identisch
dem vorstehend erläuterten, jedoch mit der Ausnahme eines
zusätzlichen Maskierungsschrittes zwischen der Implantation
von Bor zur Bildung der Source-Drain-Bereiche 520
und der Abscheidung von polykristallinem
Silizium, mit dem die schwebenden Gateelektroden 514 F usw.
gebildet werden. Die Flächen für das dünne Durchtunnelungs-
Dielektrikum werden in dem Oxid 526 F unter den schwebenden
Gates 514 FL, 514 F und 514 FR, beispielsweise (Fig. 5C), die
den Kanalbereich überdecken, der von den Source-Drain-Bereichen
520 DL, 520 D und 520 DR entfernt ist, gebildet. Das
Gateoxid 526 F wird dann in diesen definierten Bereichen
bis zu dem darunter liegenden Silizium weggeätzt und der
Aufbau wird dann von neuem oxidiert zur Bildung eines
Gateoxids von etwa 50-150 Å.
Alternativ wird ein thermisches Nitrid bis zu einer Dicke
von etwa 50-100 Å in dem freiliegenden Bereich aufgewachsen.
Die zuvor beschriebene mit dem Niederschlagen der ersten
polykristallinen Siliziumschicht beginnende Verarbeitungsfolge
schließt sich an.
Als Merkmal der letzteren alternativen Ausführungsform
wird jede bei Bildung und Ätzen der polykristallinen Siliziumschicht 514
freiliegende Fläche des Tunnelungs-Oxids bis zu
einer solchen Dicke oxidiert, bei der keine Tunnelung
während der folgenden Oxidation der Wafers
zwecks Bildung des Zwischenelektroden-Isolieroxids
526 C auftreten kann.
Die erläuterte Ausführung läßt eine insbesonders dichte
und kompakte Anordnung erzielen. Vorzugsweise ist
das Verhältnis der Kapazität C d zwischen Drain und
schwebendem Gate und der Kapazität C c zwischen schwebendem
Gate und Steuergate größer als 0,3. Herkömmlich wurde dieses
Verhältnis vorzugsweise auf höchstens 0,1 gehalten. Fig. 4
zeigt, wie erläutert, die wirksame Erhöhung des Potentials
des schwebenden Gates als Ergebnis der Erhöhung des Verhältnisses
dieser beiden Kapazitäten.
Ein erfindungsgemäß hergestellter Aufbau und auch ein solcher nach der älteren
Anmeldung verhindert im Gegensatz zu herkömmlichen
Aufbauten das Drain-Durchschalten während des
Lesebetriebes. Von weiterem Interesse ist es, daß eine
erfindungsgemäß hergestellte Anordnung auch die Forderungen nach höherer
effektiver
Gatespannung aufgrund einer positiven Ladung des schwebenden
Gates nach einer Deprogrammierung vermeidet und daher einen
Betrieb auf den rechtsseitigen Abschnitten der Programmier-
Wirkungsgradkurve vermeidet, nämlich dadurch, daß kein N-Bereich
wie bei herkömmlichen Anordnungen unter dem schwebenden
Gate vorgesehen ist. Zusätzlich kann der Aufbau
ein Steuergate lediglich zum Durchschalten des
Kanals direkt unter dem Steuergate und nicht unter dem schwebenden
Gate verwenden. Weil das schwebende Gate durch die
Drainspannung gesteuert wird, kann die Drain sowohl das
horizontale als auch das vertikale Beschleunigungs- und
Injektionsfeld zur Verwendung während des Programmierens
des schwebenden Gates erreichen.
Bei einer unter Anwendung der erfindungsgemäßen Verfahrensmaßnahmen
hergestellten Ausführungsform kann eine
mehrlagige Sandwich-Isolation zwischen der ersten
Schicht aus polykristallinem Silizium 514 F und der zweiten
Schicht aus polykristallinem Silizium 514 C verwendet werden.
Bei einem Ausführungsbeispiel wird die erste Schicht
aus polykristallinem Silizium 514 F bis zu einer Dicke von
etwa 50-500 Å thermisch oxidiert und wird dann eine zweite
Isolierschicht mit Siliziumnitrid unter Verwendung an sich
bekannter Techniken, wie kontinuierlichem Dampfniederschlag,
bis zu einer Dicke zwischen etwa 100-800 Å
abgeschieden. Das Ergebnis ist ein Aufbau, der den Nadelloch-
Effekt vermeidet, und der auch das darunter liegende
Chip in gewissem Maß gegenüber Eindringen von Feuchtigkeit
und anderen Verunreinigungen abdichtet.
In Anschluß an die Abscheidung dieser Schicht aus
Siliziumnitrid kann in einigen Fällen eine weitere dünne
Schicht aus Oxid auf dem Aufbau gebildet werden, die als
Schicht dienen kann, auf der polykristallines Silizium
anhaftet, wobei andererseits die Oberfläche des Siliziumnitrids
thermisch oxidiert werden kann, um diese dünne
Oxidschicht zu erreichen, oder auch so wie sie ist gelassen
werden kann.
Weiter kann das erläuterte Gateoxid durch eine Isolation
mit einer Verbundschicht aus beispielsweise Siliziumoxid
und Siliziumnitrid ersetzt werden.
Fig. 6C zeigt den Querschnitt einer nach der Erfindung hergestellten
Anordnung. Ein wesentliches Unterscheidungsmerkmal zur älteren Anmeldung
besteht in der Dicke der Gateisolation.
Die schon nach der älteren Anmeldung vorgesehene Ausführung gemäß Fig. 5F ohne den Strichlinienbereich 515 F ist eine EPROM-Anordnung
mit einer Dicke des Dielektrikums 526 F über dem Kanal 518,
die annähernd gleich oder etwas kleiner als die Dicke des
Dielektrikums 526 D über der Drain 520 D ist. Das entsprechende
Ausführungsbeispiel mit dem Strichlinienbereich über 515 F ist
eine EEPROM-Anordnung. Das Gate-Dielektrikum in dem
Bereich 515 F ist dünner als in dem Rest des Kanals oder über
dem Drain. Eine Durchtunnelung tritt in diesem Bereich
während des Programmierens oder des Löschens auf. Die nach der Erfindung
hergestellte Ausführung gemäß Fig. 6C kann entweder eine EPROM-
oder eine EEPROM-Anordnung sein, abhängig von der Dicke
des Dielektrikums 567 F über dem Kanal. Für die EPROM-Anordnung
ist diese Dicke derart bemessen, daß keine Elektronen-Durchtunnelung
auftreten kann. Für die EEPROM-Anordnung 567 F
ist sie so ausreichend dünn gewachsen, daß eine Durchtunnelung
zum Programmieren und Löschen möglich ist.
Claims (8)
1. Verfahren zur Herstellung einer wiederprogrammierbaren,
nichtflüchtigen Speicheranordnung auf bzw. in einem
Halbleitersubstrat,
- - mit einer Anzahl Speicherzellen mit Source-, Drain- und dazwischenliegenden Kanalbereichen sowie mit schwebenden Gates, die sich jeweils über einen zugehörigen Source- bzw. Drain-Bereich und über einen angrenzenden Anteil des zugehörigen Kanalbereiches erstrecken, wobei die Erzeugung einer Isolationsschicht auf der Substrat-Oberfläche,
- - die Freilegung von Anteilen derselben durch Maskierungs fenster in dieser Isolationsschicht,
- - die Dotierung der freiliegenden Anteile der Substrat- Oberfläche mit dem Leitungstyp des Substrats entgegengesetztem Leitungstyp dotierendem Dotierungsmittel, um die Source- bzw. Drain-Bereiche zu erzeugen,
- - das Aufbringen zur Isolation des schwebenden Gates dienenden Isolationsmaterials und
- - das Aufbringen des Materials des schwebenden Gates erfolgen,
dadurch gekennzeichnet,
- - daß zunächst auf der auf der Substrat-Oberfläche als erster Schicht erzeugten ersten Isolationsschicht (550) als zweite Schicht eine zweite Isolationsschicht (560) erzeugt wird und durch diese beiden Isolations schichten (550, 560) hindurch dann die Maskierungsfenster erzeugt und die Source- und Drain-Bereiche dotiert werden, und daß das weitere Verfahren in der Weise erfolgt,
- - daß als dritte Isolationsschicht (568) eine solche auf den Source- und den Drain-Bereichen (520 D) erzeugt wird,
- - daß die zweite und die erste Isolationsschicht (550, 560) entfernt werden und
- - vor dem Aufbringen des schwebenden Gates (514 F) eine vierte Schicht (567 F) aus Isolationsmaterial erzeugt wird, die auf dem Substrat im Kanalbereich (518) die Isolation des schwebenden Gates bewirkt.
2. Verfahren nach Anspruch 1,
gekennzeichnet dadurch,
daß die erste Isolationsschicht (550) Siliziumdioxid
ist und daß die zweite Isolationsschicht (560)
Siliziumnitrid ist.
3. Verfahren nach Anspruch 2,
gekennzeichnet dadurch,
daß die Dicke der Siliziumnitrid-Schicht (560) etwa
0,1 µm gewählt wird.
4. Verfahren nach Anspruch 2 oder 3,
gekennzeichnet dadurch,
daß die Dicke der Siliziumdioxid-Schicht (550) ungefähr
5 nm gewählt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4,
gekennzeichnet dadurch,
daß die Dicke der dritten Isolationsschicht (568)
zwischen 20 nm und 600 nm gewählt wird.
6. Verfahren nach einem der Ansprüche 1 bis 5,
gekennzeichnet dadurch,
daß ein p-leitendes Substrat gewählt wird.
7. Verfahren nach einem der Ansprüche 1 bis 6,
gekennzeichnet dadurch,
daß eine für die Kanalbereiche (518) vorgesehene
Ionenimplantation unmittelbar vor dem Gate-Oxidierungsschritt
durchgeführt wird, in dem die Gate-Isolation
des schwebenden Gates (514 F) erzeugt wird.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/184,739 US4409723A (en) | 1980-04-07 | 1980-09-08 | Method of forming non-volatile EPROM and EEPROM with increased efficiency |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3117719A1 DE3117719A1 (de) | 1982-04-01 |
DE3117719C2 true DE3117719C2 (de) | 1988-04-28 |
Family
ID=22678138
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19813117719 Granted DE3117719A1 (de) | 1980-09-08 | 1981-05-05 | Nichtfluechtiger eprom und eeprom mit erhoehtem wirkungsgrad |
Country Status (3)
Country | Link |
---|---|
US (1) | US4409723A (de) |
JP (1) | JPS5750476A (de) |
DE (1) | DE3117719A1 (de) |
Families Citing this family (55)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS577162A (en) * | 1980-06-17 | 1982-01-14 | Toshiba Corp | Nonvolatile semiconductor memory and manufacture therefor |
JPS5857750A (ja) * | 1981-10-01 | 1983-04-06 | Seiko Instr & Electronics Ltd | 不揮発性半導体メモリ |
JPS5963763A (ja) * | 1982-10-05 | 1984-04-11 | Fujitsu Ltd | 半導体装置の製造方法 |
US4949154A (en) * | 1983-02-23 | 1990-08-14 | Texas Instruments, Incorporated | Thin dielectrics over polysilicon |
US4697330A (en) * | 1983-02-23 | 1987-10-06 | Texas Instruments Incorporated | Floating gate memory process with improved dielectric |
USRE34535E (en) * | 1983-02-23 | 1994-02-08 | Texas Instruments Incorporated | Floating gate memory with improved dielectric |
JPS6038799A (ja) * | 1983-08-11 | 1985-02-28 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ用読み出し回路 |
US4517731A (en) * | 1983-09-29 | 1985-05-21 | Fairchild Camera & Instrument Corporation | Double polysilicon process for fabricating CMOS integrated circuits |
US4769340A (en) * | 1983-11-28 | 1988-09-06 | Exel Microelectronics, Inc. | Method for making electrically programmable memory device by doping the floating gate by implant |
JPS60148168A (ja) * | 1984-01-13 | 1985-08-05 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ |
US4639893A (en) * | 1984-05-15 | 1987-01-27 | Wafer Scale Integration, Inc. | Self-aligned split gate EPROM |
DE3576245D1 (de) * | 1984-05-17 | 1990-04-05 | Toshiba Kawasaki Kk | Verfahren zur herstellung eines nichtfluechtigen halbleiter-eeprom-elementes. |
JPS6160997A (ja) * | 1984-08-30 | 1986-03-28 | 石川島播磨重工業株式会社 | シ−ルド掘削工法における細粒土の分級方法及び装置 |
IT1213218B (it) * | 1984-09-25 | 1989-12-14 | Ates Componenti Elettron | Processo per la fabbricazione di una cella di memoria non volatile con area di ossido sottile di dimensioni molto piccole, e cella ottenuta con il processo suddetto. |
US5225719A (en) * | 1985-03-29 | 1993-07-06 | Advanced Micro Devices, Inc. | Family of multiple segmented programmable logic blocks interconnected by a high speed centralized switch matrix |
US4824795A (en) * | 1985-12-19 | 1989-04-25 | Siliconix Incorporated | Method for obtaining regions of dielectrically isolated single crystal silicon |
US4735919A (en) * | 1986-04-15 | 1988-04-05 | General Electric Company | Method of making a floating gate memory cell |
US4783766A (en) * | 1986-05-30 | 1988-11-08 | Seeq Technology, Inc. | Block electrically erasable EEPROM |
IT1191561B (it) * | 1986-06-03 | 1988-03-23 | Sgs Microelettrica Spa | Dispositivo di memoria non labile a semiconduttore con porta non connessa (floating gate) alterabile elettricamente |
IT1191566B (it) * | 1986-06-27 | 1988-03-23 | Sgs Microelettronica Spa | Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione |
US4758869A (en) * | 1986-08-29 | 1988-07-19 | Waferscale Integration, Inc. | Nonvolatile floating gate transistor structure |
US5034786A (en) * | 1986-08-29 | 1991-07-23 | Waferscale Integration, Inc. | Opaque cover for preventing erasure of an EPROM |
US4794565A (en) * | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
US5016215A (en) * | 1987-09-30 | 1991-05-14 | Texas Instruments Incorporated | High speed EPROM with reverse polarity voltages applied to source and drain regions during reading and writing |
US4905062A (en) * | 1987-11-19 | 1990-02-27 | Texas Instruments Incorporated | Planar famos transistor with trench isolation |
US5014097A (en) * | 1987-12-24 | 1991-05-07 | Waferscale Integration, Inc. | On-chip high voltage generator and regulator in an integrated circuit |
US4858185A (en) * | 1988-01-28 | 1989-08-15 | National Semiconductor Corporation | Zero power, electrically alterable, nonvolatile latch |
EP0326877B1 (de) * | 1988-02-05 | 1995-04-05 | Texas Instruments Incorporated | Elektrisch löschbare und programmierbare Nur-Lesespeicherzelle |
EP0326879B1 (de) * | 1988-02-05 | 1995-04-05 | Texas Instruments Incorporated | Elektrisch löschbare und programmierbare Nur-Lesespeicherzelle |
US4998220A (en) * | 1988-05-03 | 1991-03-05 | Waferscale Integration, Inc. | EEPROM with improved erase structure |
US5445980A (en) * | 1988-05-10 | 1995-08-29 | Hitachi, Ltd. | Method of making a semiconductor memory device |
US5153144A (en) * | 1988-05-10 | 1992-10-06 | Hitachi, Ltd. | Method of making tunnel EEPROM |
US5198380A (en) * | 1988-06-08 | 1993-03-30 | Sundisk Corporation | Method of highly compact EPROM and flash EEPROM devices |
US5268318A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
US5268319A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
FR2634318B1 (fr) * | 1988-07-13 | 1992-02-21 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire integree |
US4958321A (en) * | 1988-09-22 | 1990-09-18 | Advanced Micro Devices, Inc. | One transistor flash EPROM cell |
US5016216A (en) * | 1988-10-17 | 1991-05-14 | Waferscale Integration, Inc. | Decoder for a floating gate memory |
JPH03209728A (ja) * | 1989-10-11 | 1991-09-12 | Mitsubishi Electric Corp | 半導体装置 |
US5036378A (en) * | 1989-11-01 | 1991-07-30 | At&T Bell Laboratories | Memory device |
JPH06120514A (ja) * | 1991-01-17 | 1994-04-28 | Texas Instr Inc <Ti> | 不揮発性メモリ・セル構造体とその製造法 |
US5396459A (en) * | 1992-02-24 | 1995-03-07 | Sony Corporation | Single transistor flash electrically programmable memory cell in which a negative voltage is applied to the nonselected word line |
JP3008812B2 (ja) * | 1995-03-22 | 2000-02-14 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
KR100475719B1 (ko) * | 1997-06-30 | 2005-07-07 | 주식회사 하이닉스반도체 | 반도체장치의게이트전극 |
FR2769747B1 (fr) * | 1997-10-15 | 2001-10-05 | Sgs Thomson Microelectronics | Perfectionnement aux memoires non volatiles programmables par effet dit "de porteurs chauds" et effacables par effet tunnel |
KR100349768B1 (ko) * | 1998-06-30 | 2002-08-24 | 샤프 가부시키가이샤 | 반도체 장치 및 그의 제조방법 |
JP2001093996A (ja) * | 1999-09-27 | 2001-04-06 | Toshiba Corp | 半導体装置の製造方法 |
US6384448B1 (en) | 2000-02-28 | 2002-05-07 | Micron Technology, Inc. | P-channel dynamic flash memory cells with ultrathin tunnel oxides |
US6249460B1 (en) * | 2000-02-28 | 2001-06-19 | Micron Technology, Inc. | Dynamic flash memory cells with ultrathin tunnel oxides |
US6639835B2 (en) | 2000-02-29 | 2003-10-28 | Micron Technology, Inc. | Static NVRAM with ultra thin tunnel oxides |
US7064034B2 (en) * | 2002-07-02 | 2006-06-20 | Sandisk Corporation | Technique for fabricating logic elements using multiple gate layers |
US7015111B2 (en) * | 2003-10-28 | 2006-03-21 | Micron Technology, Inc. | Use of selective oxidation to form asymmetrical oxide features during the manufacture of a semiconductor device |
US7057931B2 (en) * | 2003-11-07 | 2006-06-06 | Sandisk Corporation | Flash memory programming using gate induced junction leakage current |
JP2006344809A (ja) * | 2005-06-09 | 2006-12-21 | Toshiba Corp | 半導体装置及びその製造方法 |
US7374996B2 (en) | 2005-11-14 | 2008-05-20 | Charles Kuo | Structured, electrically-formed floating gate for flash memories |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE7907193L (sv) * | 1978-09-28 | 1980-03-29 | Rca Corp | Bestendigt minne |
US4342099A (en) * | 1979-06-18 | 1982-07-27 | Texas Instruments Incorporated | Electrically erasable programmable MNOS read only memory |
US4267632A (en) * | 1979-10-19 | 1981-05-19 | Intel Corporation | Process for fabricating a high density electrically programmable memory array |
US4328565A (en) * | 1980-04-07 | 1982-05-04 | Eliyahou Harari | Non-volatile eprom with increased efficiency |
-
1980
- 1980-09-08 US US06/184,739 patent/US4409723A/en not_active Expired - Lifetime
-
1981
- 1981-05-05 DE DE19813117719 patent/DE3117719A1/de active Granted
- 1981-07-15 JP JP56109538A patent/JPS5750476A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5750476A (en) | 1982-03-24 |
US4409723A (en) | 1983-10-18 |
JPH0130315B2 (de) | 1989-06-19 |
DE3117719A1 (de) | 1982-04-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3117719C2 (de) | ||
DE3103160C2 (de) | Wiederprogrammierbare, nichtflüchtige EPROM-Speicherzelle und mit solchen Speicherzellen aufgebauter Speicher | |
DE69527388T2 (de) | EEPROM-Zelle mit Isolationstransistor und Betriebs- und Herstellungsverfahren | |
DE3876865T2 (de) | Elektrisch loeschbarer und programmierbarer nur-lese-speicher. | |
DE68929225T2 (de) | Nichtflüchtiger Halbleiterspeicher | |
DE69229467T2 (de) | Nichtflüchtige Halbleiterspeicheranordnung mit über den entsprechend verknüpften Auswahltransistoren gestapelten Dünnschichtspeichertransistoren | |
DE3123876C2 (de) | Nicht-flüchtige Halbleiter-Speichervorrichtung | |
DE68926205T2 (de) | Eintransistor-EPROM-Flash-Zelle | |
DE19752434C2 (de) | Nichtflüchtige Halbleiterspeichervorrichtung mit einer p-Typ dotierten Gateelektrode mit schwebendem Potential | |
DE69222913T2 (de) | Nichtflüchtiger Speicher und Verfahren zu seiner Herstellung | |
DE69319384T2 (de) | Mit allen Funktionen ausgestattete hochintegrierte EEPROM-Zelle mit Poly-Tunnel-Zwischenstück und Herstellungsverfahren | |
DE69023961T2 (de) | Bit- und Block-Löschen einer elektrisch löschbaren und programmierbaren Nur-Lese-Speicheranordnung. | |
DE69618302T2 (de) | Halbleiterspeicheranordnung und Verfahren zur Steuerung | |
DE3033333A1 (de) | Elektrisch programmierbare halbleiterspeichervorrichtung | |
DE3009719C2 (de) | ||
DE19638969C2 (de) | EEPROM mit einem Polydistanz-Floating-Gate und Verfahren zu deren Herstellung | |
DE4219854A1 (de) | Elektrisch loeschbare und programmierbare halbleiterspeichereinrichtung und verfahren zur herstellung derselben | |
DE69125692T2 (de) | Nichtflüchtiger Halbleiter-Speicher | |
DE102007052217A1 (de) | Integrierter Schaltkreis mit NAND-Speicherzellen-Strängen | |
DE69125875T2 (de) | Nichtflüchtige Halbleiterspeicheranordnung | |
DE4407248B4 (de) | EEPROM-Flash-Speicherzelle und Verfahren zum Bilden einer EEPROM-Flash-Speicherzelle | |
DE69528118T2 (de) | Speichermatrix mit einer vergrabenen Schicht und Löschverfahren | |
DE19807010B4 (de) | Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung | |
DE69624107T2 (de) | Flash-EEPROM-Zelle mit einziger Polysiliziumschicht und Verfahren zur Herstellung | |
EP0035160A1 (de) | Halbleiter-Speicherzelle mit schwebendem Gate mit Schreib- und Lösch-Elektroden |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8363 | Opposition against the patent | ||
8325 | Change of the main classification |
Ipc: G11C 16/04 |
|
8365 | Fully valid after opposition proceedings | ||
8339 | Ceased/non-payment of the annual fee |