DE19807010B4

DE19807010B4 - Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung

Info

Publication number: DE19807010B4
Application number: DE19807010A
Authority: DE
Inventors: Woong-Lim Cheongju Choi; Kyeong-Man Cheongju Ra
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1997-07-09
Filing date: 1998-02-19
Publication date: 2006-07-06
Anticipated expiration: 2018-02-20
Also published as: US6121072A; DE19807010A1; CN1204868A; JPH1140784A; JP2967346B2; KR19990009427A; KR100244277B1; TW349276B; CN1095200C

Abstract

Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung mit folgenden Schritten:
– Bereitstellung eines Halbleitersubstrats (51) eines ersten Leitungstyps;
– Bildung einer Mehrzahl von Bitleitungen (52) im Halbleitersubstrat (51) in einer Richtung unter einem vorbestimmten Abstand zueinander;
– Bildung einer Mehrzahl von Feldoxidfilmen (53) unter rechtem Winkel zu den Bitleitungen (52) und in vorbestimmtem Abstand zueinander;
– Bildung eines Gateisolationsfilms (54) auf der gesamten Oberfläche des Halbleitersubstrats (51);
– Bildung einer Mehrzahl von Floating-Leitungen (55) mit vorbestimmtem Abstand zueinander auf dem Gateisolationsfilm (54) zwischen den jeweiligen Bitleitungen (52) und in derselben Richtung wie die Bitleitungen (52);
– Bildung eines dielektrischen Films (56) auf der gesamten Oberfläche des Halbleitersubstrats (51) einschließlich der Floating-Leitungen (55a);
– sequentielles Bilden einer leitenden Schicht und eines Isolationsfilms (58) auf dem dielektrischen Film (56);
– selektives Entfernen der leitenden Schicht und des Isolationsfilms (58) zwecks Bildung einer Mehrzahl von Wortleitungen...

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung, und insbesondere auf ein Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichereinrichtung mit minimaler Größe.

Im allgemeinen definiert die Speicherzelle die Packungsdichte einer nichtflüchtigen Speichereinrichtung, die zum Beispiel ein elektrisch löschbarer, programmierbarer Nurlesespeicher (EEPROM) oder ein Flash EEPROM sein kann. Dabei wird die effektive Größe einer solchen Speicherzelle durch zwei Faktoren bestimmt.

Der eine Faktor ist die Größe der Zelle selbst, während der andere Faktor das Array der Zellen ist, also die matrixförmige Anordnung der Zellen. Die Speicherzelle selbst weist eine minimale Zellenstruktur auf, beispielsweise eine einfache Stapelgatestruktur.

In neuerer Zeit kommen nichtflüchtige Speicher, beispielsweise Flash EEPROMS und Flash-Speicherkarten mehr und mehr zum Einsatz, so daß auf ihre Weiterentwicklung starkes Augenmerk gerichtet wurde.

Wird ein nichtflüchtiger Halbleiterspeicher, etwa ein Flash EEPROM oder ein EEPROM als Massenspeichermedium verwendet, so stellt sich allerdings das Problem der Kosten pro Bit für den nichtflüchtigen Halbleiterspeicher, weil dieses Verhältnis relativ hoch ist.

Im Hinblick auf die Anwendung tragbarer Produkte wird von einem Chip andererseits gefordert, daß er einen nur niedrigen Leistungsverbrauch aufweisen darf.

Um die Kosten pro Bit zu reduzieren, wurden bereits mehrere Multibit-Zellen vorgeschlagen.

Da bei einer konventionellen nichtflüchtigen Speichereinrichtung immer nur ein Bit pro Speicherzelle gespeichert wird, steht die Packungsdichte im Verhältnis 1:1 mit der Anzahl der Speicherzellen. Andererseits erlauben Mehrbit-Zellen eine hohe Packungsdichte ohne Reduzierung der Größe der Speicherzelle, da sich in einer Speicherzelle Daten von zwei Bit oder mehr speichern lassen.

Um eine Mehrbitspeicherung pro Zelle zu ermöglichen, ist es erforderlich, drei oder mehrere Schwellenspannungspegel in der jeweiligen Speicherzelle programmieren zu können. Sollen etwa zwei Bit pro Speicherzelle gespeichert werden, so müssen vier Schwellenspannungspegel (2² = 4) programmiert werden können. Diese vier Schwellenspannungspegel haben logische Werte 00, 01, 10 und 11.

Bei der Mehrbit-Programmierung besteht jedoch das Problem darin, daß die jeweiligen Schwellenspannungspegel Schwankungswerte von etwa 0,5 Volt aufweisen.

Können derartige Schwankungswerte allerdings durch exakte Einstellung der jeweiligen Schwellenspannungspegel reduziert werden, so ist es möglich, noch mehr Schwellenspannungspegel zu programmieren und dadurch die Anzahl der Bit pro Zelle zu vergrößern. Um solche genauen Spannungspegel einstellen zu können, wurde bereits vorgeschlagen, den entsprechenden Programmiervorgang abwechselnd mit einem Monitor- bzw. Überwachungsvorgang durchzuführen.

Um bei einem solchen Verfahren einen gewünschten Schwellenspannungspegel bei einer nichtflüchtigen Speicherzelle programmieren zu können, wird eine Serie von Programmierpulsen an die Zelle angelegt.

Um zu beobachten, ob die Zelle den gewünschten Schwellenspannungspegel erreicht hat oder nicht, wird die Schwellenspannung der programmierten Speicherzelle ausgelesen. Bei diesem Auslesen bzw. Überwachen wird die Programmierung dann beendet, wenn der überwachte Schwellenspannungspegel einen gewünschten Schwellenspannungspegel erreicht hat.

Bei der wiederholten Durchführung der Programmier- und Überwachungsvorgänge ist es allerdings schwierig, Fehler hinsichtlich der Verteilung der Schwellenspannungspegel zu reduzieren, und zwar infolge der begrenzten Pulsweite der Programmierspannungspulse. Zwar wurden bereits durch verschiedene Schaltungen Algorithmen zur wiederholten Durchführung des Programmierens und des Überwachens realisiert, jedoch hat dies den Nachteil, daß sich die für die Peripherieschaltungen benötigte Fläche auf dem Chip vergrößert, während andererseits dadurch die Programmierzeit verlängert wird.

Die 1 zeigt einen Querschnitt durch einen konventionellen nichtflüchtigen Halbleiterspeicher vom Stapeltyp. Dagegen zeigt die 1b das Symbol der konventionellen nichtflüchtigen Speicherzelle.

Entsprechend der 1 liegt ein Floatinggate 3 oberhalb eines P-Typ Halbleitersubstrats 1. Ein Tunnelungsoxidfilm 2 befindet sich zwischen dem Floatinggate 3 und dem P-Typ Halbleitersubstrat 1. Ein Steuergate 5 liegt oberhalb des Floatinggates 3, wobei sich ein dielektrischer Film 4 zwischen dem Floatinggate 3 und dem Steuergate 5 befindet.

Ein N-Typ Sourcebereich 6a und N-Typ Drainbereich 6b befinden sich im P-Typ Halbleitersubstrat 1 an beiden Seiten des Floatinggates 3.

Bei der konventionellen nichtflüchtigen Speicherzelle vom einfachen Stapeltyp gibt es jedoch ein Problem dahingehend, daß der Kopplungskoeffizient kleiner wird, wenn sich die effektive Zellengröße der nichtflüchtigen Speicherzelle verringert.

Um dieses Problem zu überwinden, kann der dielektrische Film 4 eine ONO-Struktur (Oxid-Nitrid-Oxid-Struktur) aufweisen. Diese Struktur führt jedoch zu komplizierten Herstellungsprozessen und erfordert einen Temperungsprozeß bei hoher Temperatur.

Die 1b zeigt das Symbol der nichtflüchtigen Speicherzelle nach 1a. Diese Speicherzelle enthält ein Floatinggate 3, ein Steuergate 5 zur Steuerung der Ladung für das Floatinggate 3 beim Programmieren, sowie einen Feldeffekttransistor zum Auslesen (oder Überwachen) der Ladungsmenge, die während des Programmierens für das Floatinggate 3 vorgesehen ist.

Der Feldeffekttransistor umfaßt das Floatinggate 3, den Sourcebereich 6a, den Drainbereich 6b sowie einen Kanalbereich 7 zwischen Source 6a und Drain 6b.

Die zuvor erwähnte nichtflüchtige Speicherzelle arbeitet in der Weise, daß ein Strom zwischen Drain 6b und Source 6a fließt, wenn eine zum Programmieren hinreichende Spannung an das Steuergate 5 und den Drainbereich 6b angelegt wird.

Der genannte Strom wird mit einem Referenzstrom verglichen. Ist dieser Strom gleich oder kleiner als der Referenzstrom, so wird ein Programmierabschlußsignal erzeugt.

Die konventionelle nichtflüchtige Speichereinrichtung wird nachfolgend unter Bezugnahme auf die weiteren Zeichnungen erläutert.

Die 2a zeigt ein Schaltungsdiagramm einer konventionellen nichtflüchtigen Speichereinrichtung, während die 2b ein Schaltungsdiagramm einer konventionellen nichtflüchtigen Speichereinrichtung mit einfacher Stapelstruktur ist, die keine metallische Durchkontaktierung benötigt. Die 2c bezieht sich auf eine konventionelle nichtflüchtige Speichereinrichtung ohne Metallkontakt, wobei Source und Drain voneinander getrennt sind.

Entsprechend der 2a befinden sich mehrere metallische Bitleitungen 9 in Spaltenrichtung unter einem vorbestimmten Abstand zueinander. Dabei liegen die Bitleitungen 9 parallel zueinander. Eine Mehrzahl von Wortleitungen 10 erstreckt sich in einer Richtung senkrecht zu den metal lischen Bitleitungen 9, wobei auch die Wortleitungen 10 unter vorbestimmtem Abstand parallel zueinander verlaufen. Eine gemeinsame Sourceleitung 11 für jeweils zwei Wortleitungen 10 erstreckt sich in derselben Richtung wie die Wortleitungen 10.

Entsprechend der 2a sind die Drainbereiche 6b jeweils eines Paares von Zellen der nichtflüchtigen Speichereinrichtung mit der metallischen Bitleitung 9 verbunden, während deren Sourcebereiche 6a mit der gemeinsamen Sourceleitung 11 verbunden sind. Da pro zwei Zellen ein Metallkontakt 8 erforderlich ist, ist die effektive Größe einer Speicherzelle relativ groß.

Obwohl allerdings die konventionelle nichtflüchtige Speicherzelle eine minimale Zellengröße aufgrund der einfachen Stapelstruktur aufweist, wird die effektive Zellengröße im wesentlichen durch den Abstand der Metallkontakte 8 bestimmt bzw. begrenzt.

Um dieses Problem zu überwinden, wurde bereits ein Array von nichtflüchtigen Speicherzellen ohne Metallkontakt vorgeschlagen, um die Anzahl der insgesamt benötigten Metallkontakte zu verringern.

Mit anderen Worten weist das Array der nichtflüchtigen Speicherzellen mit einfacher Stapelzellenstruktur keinen Metallkontakt auf und erreicht somit hinsichtlich der Zellengröße einen minimalen Wert.

Bei arrayförmig angeordneten nichtflüchtigen Speicherzellen ohne Metallkontakt gibt es jedoch ein Problem dahingehend, daß Programmierstörungen zum Programmieren oder Löschen einer nichtausgewählten Zelle führen, die benachbart in Wortleitungsrichtung liegt.

Um dieses Problem zu lösen, wurde anstelle eines nichtflüchtigen Speicherzellenarrays ohne Metallkontakt ein nichtflüchtiges Speicherzellenarray mit asymmetrischer und kanalgetrennter Zellenstruktur entwickelt, bei dem ein Auswahlgate 12 vorhanden ist, wie die 2b erken nen läßt. In diesem Fall lassen sich Programmierstörungen während des Programmierens aufgrund von Injektionen heißer Ladungsträger vermeiden, wobei auch ein Überlöschen bzw. Überschreiben verhindert werden kann.

Gemäß 2b enthält die nichtflüchtige Speichereinrichtung eine Mehrzahl von Wortleitungen 10, die auf einem nichtdargestellten Halbleitersubstrat in einem vorbestimmten Intervall voneinander angeordnet sind. Eine Mehrzahl von Bitleitungen 13 verläuft senkrecht zu den Wortleitungen 10, so daß eine Mehrzahl von Rechtecken bzw. Quadraten mit vorbestimmtem Intervall bzw. vorbestimmter Größe erhalten wird. In jeweils einem dieser Quadrate bzw. Rechtecke befindet sich jeweils eine Speicherzelle.

Die entsprechende nichtflüchtige Speicherzelle gemäß 2b enthält ein Floatinggate 3, ein Steuergate 5 zur Steuerung der Ladungsmenge für das Floatinggate 3 beim Programmieren, sowie einen Feldeffekttransistor zum Auslesen oder Überwachen der Ladungsmenge, die während des Programmierens zum Floatinggate 3 geführt wird.

Der Feldeffekttransistor enthält das Floatinggate 3, einen Sourebereich 6a, einen Drainbereich 6b sowie einen Kanalbereich 7 zwischen Source 6a und Drain 6b.

Das Steuergate 5 der jeweiligen nichtflüchtigen Speicherzelle ist mit der benachbarten Wortleitung 10 gekoppelt. Der Sourcebereich 6a einer jeweiligen im Quadrat bzw. Rechteck befindlichen nichtflüchtigen Speicherzelle ist mit der benachbarten Bitleitung 13 verbunden, und ferner mit dem Drainbereich 6b der nichtflüchtigen Speicherzelle im nächsten Recheck bzw. Quadrat.

Darüber hinaus ist ein Auswahltransistor 12 mit der Bitleitung 13 verbunden. Jeweils ein Metallkontakt 8 ist für 32 nichtflüchtige Speicherzellen oder mehr vorgesehen und verbunden mit den Auswahltransistoren 12, in Spaltenrichtung gesehen. Auf diese Weise läßt sich die effektive Zellengröße reduzieren.

Allerdings gibt es nach wie vor ein Problem hinsichtlich der Größe, da die Einheitszelle infolge des Gates des Auswahltransistors vergrößert wird. Andererseits ist es schwierig, einen Programmiervorgang unter Anwendung des Tunneleffekts bei niedrigem Leistungsverbrauch durchzuführen. Der Grund liegt darin, daß zwei Zellen benachbart in Wortleitungsrichtung mit denselben Vorspannungsbedingungen versehen werden müssen, wie leicht anhand der Zeichnung erkannt werden kann.

Um dieses Problem zu lösen und den Programmiervorgang durch Tunneleffekt zu ermöglichen, wurde bereits die Schaltungsanordnung nach 2c vorgeschlagen, bei der Source und Drain voneinander getrennt sind.

Bei einer derartigen nichtflüchtigen Halbleiterspeichereinrichtung liegen eine Mehrzahl von metallischen Datenleitungen 9 in Spaltenrichtung in einem vorbestimmten Abstand zueinander. Mehrere Bitleitungen erstrecken sich in derselben Richtung wie die metallischen Datenleitungen 9, sind jedoch in eine Sourceleitung 15 und in eine Drainleitung 14 aufgetrennt, die parallel zu den metallischen Datenleitungen 9 verlaufen.

Der Sourcebereich 6a der nichtflüchtigen Speicherzelle nach 2c ist mit der Source-Bitleitung 15 verbunden, während der Drainbereich 6b mit der Drain-Bitleitung 14 verbunden ist.

Ein Metallkontakt 8 ist mit jeweils einer der entsprechenden metallischen Datenleitungen 9 verbunden. Die Steuergates 5 sind mit den jeweiligen Wortleitungen 10 verbunden, die senkrecht zu den Bitleitungen verlaufen, also senkrecht zu den Source-Bitleitungen 15 und den Drain-Bitleitungen 14.

Allerdings tritt auch hier wieder das Problem auf, daß sich aufgrund der Unterteilung der Bitleitungen die Größe der Einheitszelle erhöht.

Die 3 zeigt einen Querschnitt durch eine konventionelle nichtflüchtige Speichereinrichtung mit kanalgetrennter Zellenstruktur und aufgeteiltem Gate (Splitt-Gate).

Gemäß 3 liegt ein Floatinggate 3 oberhalb eines P-Typ Halbleitersubstrats 1. Ein Tunnelungsoxidfilm 2 befindet sich zwischen dem Floatinggate 3 und dem P-Typ Halbleitersubstrat 1. Ein Steuergate 5 liegt oberhalb des Floatinggates 3. Ein Isolationsfilm 16 befindet sich auf dem P-Typ Halbleitersubstrat 1 sowie auf dem Steuergate 5 und dem Floatinggate 3. Ein Auswahlgate 17 liegt auf dem Isolationsfilm 16.

Ein dielektrischer Film 4 befindet sich zwischen dem Steuergate 5 und dem Floatinggate 3. Ein Sourcebereich 6a liegt in der Oberfläche des P-Typ Halbleitersubstrats 1 an einer Seite des Floatinggates 3 sowie um einen vorbestimmten Abstand versetzt zum Floatinggate 3. Ein Drainbereich 6b befindet sich ebenfalls in der Oberfläche des P-Typ Halbleitersubstrats 1 an der anderen Seite des Floatinggates 3 und fluchtet mit diesem.

Die 4a zeigt einen Querschnitt durch eine konventionelle nichtflüchtige Speichereinrichtung mit kanalgetrennter Zellenstruktur. Dabei zeigt die 4b einen Querschnitt durch die Einrichtung nach 4a in Kanalbreitenrichtung.

Bei der konventionellen nichtflüchtigen Halbleiterspeichereinrichtung mit kanalgetrennter Zellenstruktur gemäß 4a liegt ein Floatinggate 3 oberhalb eines P-Typ Halbleitersubstrats 1 sowie in einem vorbestimmten Abstand zu diesem. Ein Steuergate 5 liegt oberhalb des Floatinggates 3.

Ein Tunnelungsoxidfilm 2 liegt zwischen dem Floatinggate 3 und dem P-Typ Halbleitersubstrat 1, während ein dielektrischer Film 4 zwischen dem Floatinggate 3 und dem Steuergate 5 angeordnet ist.

Ein Sourcebereich 6a befindet sich im P-Typ Halbleitersubstrat 1 an einer Seite des Floatinggates 3 und ist gegenüber dem Floatinggate 3 um einen vorbestimmten Abstand versetzt zu diesem angeordnet. Ein Drainbereich 6b befindet sich ebenfalls in der Oberfläche des P-Typ Halbleitersubstrats 1 an der anderen Seite des Floatinggates 3.

Bei der nichtflüchtigen Halbleiterspeichereinrichtung gemäß 4b, die eine Ansicht in Kanalbreitenrichtung ist, sind Feldoxidfilme 18 zur Isolation zwischen den Zellen angeordnet, wobei die Feldoxidfilme 18 auf dem P-Typ Halbleitersubstrat 1 in einem vorbestimmten Abstand zueinander liegen. Ein Gateisolationsfilm 19 befindet sich auf dem P-Typ Halbleitersubstrat 1 und jeweils zwischen zwei der Feldoxidfilme 18.

Ein Floatinggate 3 liegt auf dem Gateisolationsfilm 19 und überlappt den jeweils benachbarten Feldoxidfilm 18. Ein dielektrischer Film 4 befindet sich in einem vorbestimmten Bereich auf dem Floatinggate 3. Ferner befindet sich ein Steuergate 5 auf dem dielektrischen Film 4.

Ein Gatekappen-Isolationsfilm 20 liegt auf dem Steuergate 5, während sich Isolationsfilm-Seitenwandstücke 21 an beiden Seiten des Gatekappen-Isolationsfilms 20 und des Steuergates 5 befinden. Ein Löschgate 17 ist auf dem Feldoxidfilm 18 und dem Gatekappen-Isolationsfilm 20 angeordnet. Ferner befindet sich ein Tunnelungsoxidfilm 22 jeweils an beiden Seiten des Floatinggates 3 und des benachbarten Löschgates 17.

Bei der zuvor erwähnten konventionellen nichtflüchtigen Speichereinrichtung besteht jedoch ein Problem darin, daß Störungen beim Programmieren auftreten können, obgleich die effektive Zellengröße minimiert ist, da die Zellenstruktur vom Stapeltyp ohne Metallkontakt auskommt.

Die US 5,534,456 beschreibt ein Verfahren zum Herstellen einer nichtflüchtigen Speichereinrichtung, bei dem zunächst auf einem Substrat Feldoxidstreifen mit Seitenwandabschnitten und einem dazwischenliegenden Gateoxid hergestellt werden. Daraufhin werden Floatinggate-Leitungen erzeugt, auf denen Oxidstreifen ausgebildet sind und die anschließend mit einer Oxidschicht abgedeckt werden. Nach Rückätzen der Oxidschicht erfolgt eine Ionenimplantation zur Ausbildung von Bitleitungen zwischen den Floatinggate-Leitungen und parallel dazu. Nach der Durchführung der Ionenimplantation werden die nicht mehr benötigten Oxidfilme entfernt, um daraufhin zum Auffüllen der Zwischenräume zwischen den Floatinggate-Leitungen eine dicke Oxidschicht abzuscheiden. Nach einem Rückätzen der dicken Oxidschicht zum Freilegen der Oberfläche der Floatinggate-Leitungen wird eine dünne dielektrische Schicht abgeschieden, auf die nacheinander eine Polysiliziumschicht und eine Oxidschicht aufgebracht werden. Die Polysiliziumschicht und die darauf befindliche Oxidschicht werden zur Ausbildung von Wortleitungen strukturiert, wobei die Wortleitungen überlicherweise senkrecht zu den Bitleitungen verlaufen. Nachfolgend werden an den Seiten der Wortleitungen und der Kappenoxidschichten Seitenwandisolationsstücke ausgebildet. Die auf diese Weise erzeugte Wortleitungsstruktur dient als Maske zum Auftrennen der parallel zu den Bitleitungen verlaufenden Floatinggate-Leitungen. An den freiliegenden Seitenflächen der einzelnen Floatinggates werden dann Tunneloxidfilme ausgebildet um nachfolgend Löschleitungen parallel zu den Wortleitungen herzustellen.

Die US 5,331,189 A beschreibt ein asymmetrisches vielschichtiges dielektrisches Material und einen EEPROM, der dieses Material verwendet. Zur Herstellung dieser Vorrichtung werden in einem ersten Schritt vertiefte Isolationsbereiche auf einem Halbleitersubstrat gebildet, um Source-, Drain- und Gatebereiche festzulegen. Danach wird ein dünnes Gateoxid auf der Oberfläche des Substrat gewachsen. In einem weiteren Schritt werden Floatinggates nach einem Abscheiden von polykristallinem Silicium mittels eines typischen fotolithografischen Verfahrens verbunden mit einem Maskenprozess gebildet. Nach der Bildung des Floatinggates und einem einzelnem Seitenwandabstandshalter, werden eine Source und ein Drain in dem Substrat durch Ionenimplantation unter Verwendung des Floatinggates als Maske gebildet. Danach wird ein erstes gerichtetes Dielektrikum auf dem Substrat gebildet und so strukturiert, dass es das Floatinggate teilweise überlappt. Durch Abscheiden von polykristallinem Silicium auf dem ersten gerichteten Dielektrikum zur Bildung eines Löschgates wird ein erster Tunnelkontakt zwischen dem Floatinggate und dem Löschgate erzeugt, der aus dem ersten ge richteten Dielektrikum besteht. Nach der Bildung und Strukturierung einer zweiten Isolierschicht, eines Steuergates und einer dritten Isolierschicht wird ein Ätzschritt durchgeführt, um einen Abschnitt der ersten Isolierschicht und einen Abschnitt des Floatinggates freizulegen. Darauffolgend wird ein zweites gerichtetes Dielektrikum gebildet, wobei dieses den freigelegten Abschnitt des Floatinggates überlappt, um einen zweiten Tunnelkontakt zwischen einem Schreibgate und dem Floatinggate bestehend aus dem zweiten gerichteten Dielektrikum auszubilden.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung zu schaffen, die wenigstens zum Teil die oben beschriebenen Probleme nicht mehr aufweist.

Es soll mit anderen Worten ein Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung geschaffen werden, die eine minimale effektive Zellengröße aufweist, und bei der keine Programmierstörungen mehr auftreten können.

Die Lösung der gestellten Aufgabe ist im Anspruch 1 angegeben. Vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.

Ein erfindungsgemäßes Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichereinrichtung umfaßt folgende Schritte:

– Bereitstellung eines Halbleitersubstrats eines ersten Leitungstyps;
– Bildung einer Mehrzahl von Bitleitungen im Halbleitersubstrat in einer Richtung unter einem vorbestimmten Abstand zueinander;
– Bildung einer Mehrzahl von Feldoxidfilmen unter rechtem Winkel zu den Bitleitungen und in vorbestimmtem Abstand zueinander;
– Bildung eines Gateisolationsfilms auf der gesamten Oberfläche des Halbleitersubstrats;
– Bildung einer Mehrzahl von Floating-Leitungen mit vorbestimmtem Abstand untereinander auf dem Gateisolationsfilm zwischen den jeweiligen Bitleitungen und in derselben Richtung wie die Bitleitungen;
– Bildung eines dielektrischen Films auf der gesamten Oberfläche des Halbleitersubstrats einschließlich der Floating-Leitungen;
– Sequentielles Bilden einer leitenden Schicht und eines Isolationsfilms auf dem dielektrischen Film und selektives Entfernen dieser Filme zwecks Bildung einer Mehrzahl von Wortleitungen zwischen den jeweiligen Feldoxidfilmen, wobei die Wortleitungen senkrecht zu den Bitleitungen verlaufen;
– Bildung von Isolationsfilm-Seitenwandstücken an beiden Seiten der jeweiligen Wortleitungen;
– Selektives Entfernen des dielektrischen Films und der Floating-Leitungen unter Verwendung der Wortleitungen und der Isolationsfilm-Seitenwandstücke als Masken zwecks Herstellung einer Mehrzahl von Floatinggates;
– Bildung eines Tunnelungsoxidfilms an beiden Seiten der jeweiligen Floatinggates; und
– Bildung einer Mehrzahl von Programmierleitungen zwischen den jeweiligen Bitleitungen, wobei die Programmierleitungen in Kontakt mit den Tunnelungsoxidfilmen stehen.

Nach einer vorteilhaften Ausgestaltung der Erfindung kann der Schritt zur Bildung der jeweiligen Bitleitungen folgende Teilschritte umfassen:

– Bildung einer Maskenschicht und Strukturierung der Maskenschicht zwecks Festlegung von Bitleitungsbereichen auf dem Halbleitersubstrat;
– Bildung von Abstandsstücken an gegenüberliegenden Rändern der Maskenschicht bei hoher Temperatur und niedriger Niederschlagsrate (sogenannte HLD-Abstandsstücke); und
– Implantation von Verunreinigungen in das Halbleitersubstrat unter Verwendung der Maskenschicht und der HLD-Abstandsstücke als Implantationsmasken.

Ausführungsbeispiele der Erfindung werden nachfolgend unter Bezugnahme auf die Zeichnungen im einzelnen erläutert. Es zeigen:
1a einen Querschnitt durch eine konventionelle nichtflüchtige Speichereinrichtung vom Stapeltyp;
1b ein Symbol einer konventionellen nichtflüchtigen Speicherzelle;
2a ein Schaltungsdiagramm einer konventionellen nichtflüchtigen Speichereinrichtung;
2b ein Schaltungsdiagramm einer konventionellen nichtflüchtigen Speichereinrichtung mit einfacher Stapelstruktur ohne Metallkontakt;
2c ein Schaltungsdiagramm einer konventionellen nichtflüchtigen Speichereinrichtung ohne Metallkontakt, bei der Source und Drain voneinander getrennt sind;
3 eine Querschnittsansicht einer konventionellen nichtflüchtigen Speichereinrichtung mit kanalgetrennter Zellenstruktur und Splitt-Gatestruktur;
4a eine Querschnittsansicht einer konventionellen nichtflüchtigen Speichereinrichtung mit kanalgetrennter Zellenstruktur;
4b eine Querschnittsansicht einer konventionellen nichtflüchtigen Speichereinrichtung gemäß 4a in Kanalbreitenrichtung;
5a ein Symbol einer nichtflüchtigen Speicherzelle nach der vorliegenden Erfindung;
5b einen Querschnitt durch eine nichtflüchtige Speichereinrichtung nach der Erfindung, und zwar pro Einheitszelle und in Kanalrichtung gesehen;
5c einen Querschnitt durch eine nichtflüchtige Speichereinrichtung nach der vorliegenden Erfindung, gesehen in Kanalbreitenrichtung;
6 ein Schaltungsdiagramm einer nichtflüchtigen Halbleiterspeichereinrichtung nach der vorliegenden Erfindung;
7 ein Layout einer nichtflüchtigen Halbleiterspeichereinrichtung nach der vorliegenden Erfindung;
8a einen Querschnitt durch eine nichtflüchtige Speichereinrichtung nach der Erfindung entlang der Linie IV-IV von 7;
8b einen Querschnitt durch eine nichtflüchtige Halbleiterspeichereinrichtung nach der vorliegenden Erfindung entlang der Linie V-V von 7;
8c einen Querschnitt durch eine nichtflüchtige Halbleiterspeichereinrichtung nach der vorliegenden Erfindung entlang der Linie VI-VI von 7;
8d einen Querschnitt durch eine nichtflüchtige Halbleiterspeichereinrichtung nach der vorliegenden Erfindung entlang der Linie VII-VII von 7;
9a bis 9g Querschnittsdarstellungen zur Erläuterung eines erfindungsgemäßen Verfahrens zur Herstellung einer nichtflüchtigen Halbleiterspeichereinrichtung nach der Erfindung, und zwar jeweils gesehen entlang der Linie IV-IV von 7; und
10a bis 10g Querschnittsdarstellungen zur Erläuterung eines erfindungsgemäßen Verfahrens zur Herstellung einer nichtflüchtigen Halbleiterspeichereinrichtung, und zwar jeweils gesehen entlang der Linie V-V von 7
Gemäß der 5a enthält eine nichtflüchtige Speicherzelle nach der vorliegenden Erfindung ein Floatinggate 31 zur Speicherung von Ladungen während des Programmierens, ein Programmiergate 32 zur Durchführung des Programmierens durch Implantation von Ladungen, die während des Programmierens von außen in das Floatinggate 31 injiziert werden, ein Steuergate 33 zur Steuerung der für das Floatinggate 31 vom Programmiergate 32 vorgesehenen Ladungen, sowie einen Transistor, zu dem das Floatinggate 31, ein Kanalbereich 34, ein Sourcebereich 35 und ein Drainbereich 36 gehören. Dabei dient der Transistor zur Überwachung der Ladungen der Ladungsmenge, die während des Programmierens vom Programmiergate 32 kommen.
Die nichtflüchtige Speicherzelle mit kanalgetrennter Zellenstruktur (Splitt-Kanal-Zellenstruktur) nach der vorliegenden Erfindung kann einen Programmierbetriebsbereich von einem Kanalbereich unterscheiden. Mit anderen Worten sind ein Programmierstrompfad und ein Kanalbereich während des Programmierbetriebs voneinander getrennt.
Während des Programmierbetriebs kann eine Änderung der Leitfähigkeit des Kanalbereichs 34, die einhergeht mit einer Änderung der Ladungsmenge des Floatinggates 31, überwacht werden. Mit anderen Worten können der Programmierbetrieb und der Überwachungsbetrieb gleichzeitig ausgeführt werden.
Die Überwachung wird mit Hilfe eines Feldeffekttransistors durchgeführt, zu dem das Floatinggate 31, das Programmiergate 32, der Kanalbereich 34 und der Drainbereich 36 gehören. Beim Überwachungsbetrieb werden der Drainstrom oder der Sourcestrom der Zelle überwacht, und zwar unter Verwendung eines konventionellen Leseverstärkers (nicht dargestellt). Bei der nichtflüchtigen Speicherzelle nach der vorliegenden Erfindung sind der Programmierstrompfad und der überwachungsstrompfad voneinander getrennt.
Mit anderen Worten enthält die nichtflüchtige Speicherzelle nach der vorliegenden Erfindung einen Feldeffekttransistor mit vier Anschlüssen, zu dem das Steuergate 33, der Sourcebereich 35, der Drainbereich 36 und das Programmiergate 32 gehören. Diese Elemente stellen die vier Anschlüsse dar. In dieser Hinsicht unterscheidet sich die erfindungsgemäße Speicherzelle von der konventionellen nichtflüchtigen Speicherzelle, bei der nur ein Feldeffekttransistor mit drei Anschlüssen vorhanden ist.
Mit der nichtflüchtigen Speicherzelle nach der vorliegenden Erfindung können ein Programmierbetrieb und ein Überwachungsbetrieb (Monitor-Betrieb) gleichzeitig durchgeführt werden. Alternativ ist es möglich, mit der erfindungsgemäßen Zelle aufeinanderfolgend Programmierbetrieb und Monitor- bzw. Überwachungsbetrieb durchzuführen.
Die Betriebsweise der nichtflüchtigen Speicherzelle nach der vorliegenden Erfindung wird nachfolgend näher erläutert.
Bei einem n-Typ Transistor erfolgt der Löschbetrieb der nichtflüchtigen Speicherzelle durch Implantation von Elektronen in das Floatinggate 31.
Dieser Löschbetrieb wird durchgeführt unter Anwendung des Tunneleffekts, bei dem Ladungsträger vom Kanalbereich 34 oder vom Drainbereich 36 zum Floatinggate tunneln, oder unter Durchführung einer Implantation heißer Elektronen vom Sourcebereich 35.
Erfolgt beim Löschbetrieb eine Implantation heißer Ladungsträger, so muß ein Gate-Dielektrikum zwischen dem Kanalbereich 34 oder dem Drainbereich 36 und dem Floatinggate 31 nicht so dünn ausgebildet sein, daß ein Durchtunneln möglich ist. Da das Gate-Dielektrikum einen Kopplungskoeffizienten aufweist, der besser ist als beim konventionellen Tunnelungs-Gate-Dielektrikum, läßt sich der Betrieb bei niedriger Spannung und mit hoher Geschwindigkeit ausführen. Dies beseitigt Probleme, etwa Leckströme in dem zur Tunnelung vorgesehenen Gateoxidfilm bei niedrigem Feld, usw., die dadurch hervorgerufen werden, daß die Größe der nichtflüchtigen Speicherzelle verringert wird. Die nichtflüchtige Speicherzelle nach der vorliegenden Erfindung weist demgegenüber den Vorteil auf, daß sie eine erhebliche Herabsetzung der Zellengröße ermöglicht.
Bei der zuvor erwähnten nichtflüchtigen Speicherzelle nach der vorliegenden Erfindung können der Programmierbetrieb oder der Löschbetrieb in einem Zellenarray durchgeführt werden, wobei hierzu eine entsprechende Zelle unabhängig ausgewählt werden kann. Beim Programmierbetrieb läßt sich dabei eine Speicherzelle mit Hilfe eines Transistors auswählen, zu dem ein Steuergate 103 und ein Drainbereich 106 gehören.
Im Falle eines N-Typ Transistors kann das Programmieren durch Tunnelung erfolgen, während das Löschen durch sourceseitige heiße Elektronen erfolgt. Die nichtflüchtige Speicherzelle nach der vorliegenden Erfindung ist somit sowohl für EEPROMS als auch für Flash EEPROMS geeignet.
Wird eine zum Programmieren ausreichende Spannung an das Steuergate 33 und den Drainbereich 36 gelegt, so fließt ein Strom zwischen Drain 36 und Source 35. Dieser Strom wird mit einem vorgegebenen Referenzstrom verglichen. Weist der überwachte Strom einen Wert auf, der gleich oder kleiner ist als der Referenzstrom, so wird ein Programmierendesignal erzeugt.
Entsprechend den 5b und 5c werden Bitleitungen 52 in einem P-Typ Halbleitersubstrat 51 erzeugt, die in einer Richtung verlaufen und unter vorbestimmtem Abstand parallel zueinander angeordnet sind. Die Bitleitungen 52 werden durch starke Implantation von Verunreinigungen vom N-Typ hergestellt. Die Implantation erfolgt durch Ionenimplantation.
Feldoxidfilme 53 werden auf dem P-Typ Halbleitersubstrat 51 gebildet, in welchem sich die Bitleitungen 52 befinden. Dabei verlaufen die Feldoxidfilme 53 senkrecht zu den Bitleitungen 52 und liegen in einem vorbestimmten Abstand voneinander.
Die Bitleitungen 52 entsprechen dem Sourcebereich 35 und dem Drainbereich 36 der nichtflüchtigen Speicherzelle von 5a.
Anschließend erfolgt die Bildung eines Gateisolationsfilms 54 im aktiven Bereich des P-Typ Halbleitersubstrats 51, der durch die Feldoxidfilme 53 unterbrochen bzw. begrenzt ist. Ein Floatinggate 55b wird auf dem Gateisolationsfilm 54 gebildet. Das Floatinggate 55b entspricht dem Floatinggate 31 der nichtflüchtigen Speicherzelle von 5a.
Eine Wortleitung 57a befindet sich auf dem Floatinggate 55b und verläuft senkrecht zur Bitleitung 52. Eine Programmierleitung 62 liegt auf der Wortleitung 57a und verläuft parallel zur Bitleitung 52. Die Wortleitung 57a entspricht dem Steuergate 33 der nichtflüchtigen Speicherzelle von 5a. Die Programmierleitung 62 entspricht dem Programmiergate 32 der nichtflüchtigen Speicherzelle von 5a.
Ein dielektrischer Film 56 befindet sich zwischen dem Floatinggate 55b und der Wortleitung 57a. Ein Tunnelungsoxidfilm 61 ist an beiden Seiten des Floatinggates 55b ausgebildet.
Ein Oxidfilm 58 befindet sich auf der Wortleitung 57a. Isolationsfilm-Seitenwandstücke 59 sind an beiden Seiten der Wortleitung 57a sowie an beiden Seiten des Oxidfilms 58 ausgebildet.
Entsprechend der 5c erfolgt die Bildung der Programmierleitung 62 ohne Einfluß auf die Zellengröße. Da die Programmierleitung 62 auf dem Feldoxidfilm 53 zwischen den Zellen zu liegen kommt, beeinflußt das Vorhandensein der Programmierleitung 42 nicht die Zellengröße.
Das Programmieren erfolgt unter Verwendung des Tunnelungsoxidfilms 61, der zwischen der Programmierleitung 62 und dem Floatinggate 55b liegt.
Beim Betrieb der nichtflüchtigen Speicherzelle mit n-Kanalbereich erfolgt eine Implantation von Elektronen in das Floatinggate 31 vom Programmiergate 32 unter Anwendung des Tunneleffekts. Es ist daher gewünscht, daß die an die Zelle angelegte Vorspannung zum Zwecke der Programmierung eine positive Spannung ist, die an das Steuergate 33 angelegt wird, während eine negative Spannung an das Programmiergate 32 angelegt wird, um hinreichendes Tunneln der Ladungsträger zu ermöglichen.
Alternativ kann eine Spannung von 0 Volt an das Programmiergate 32 angelegt werden, während eine positive Spannung an das Steuergate 33 angelegt wird.
Bei der nichtflüchtigen Speicherzelle nach der vorliegenden Erfindung erfolgt das Programmieren unter Anwendung des Tunneleffekts sowie über das Programmiergate 32. Zu diesem Zeitpunkt erfolgt eine Überwachung der Ladungsänderung des Floatinggates 31, und zwar unabhängig von der Programmierung.
Genauer gesagt wird zu diesem Zweck eine positive Spannung an das Steuergate 33 angelegt, während eine negative Spannung an das Programmiergate 32 angelegt wird. Zur selben Zeit erfolgt das Anlegen einer Vorspan nung an den Sourcebereich 35 und den Drainbereich 36, so daß ein Drainstrom fließt. Dieser Drainstrom wird mit Hilfe eines nicht dargestellten Leseverstärkers überwacht.
Die Vorspannung zum Programmieren sollte an die Zelle beim Programmiervorgang angelegt werden, um den Kanal zu Beginn des Programmiervorgangs einzuschalten.
Im Verlaufe des Programmiervorgangs ändert sich die Ladungsmenge des Floatinggates 31. Diese Änderung wird durch den Feldeffekttransistor überwacht, zu dem das Floatinggate 31, der Sourcebereich 35 und der Drainbereich 36 gehören.
Die nichtflüchtige Speicherzelle nach der vorliegenden Erfindung arbeitet als Floatinggate-Feldeffekttransistor mit vier Anschlüssen, und zwar während des Programmierbetriebs.
Bei der nichtflüchtigen Speicherzelle nach der vorliegenden Erfindung sind der Strompfad zum Programmieren und der Strompfad zum Überwachen voneinander getrennt. Der Programmierbetrieb und der Überwachungsbetrieb lassen sich somit unabhängig voneinander durchführen.
Andererseits arbeitet die konventionelle nichtflüchtige Speicherzelle als Floatinggate-Feldeffekttransistor mit drei Anschlüssen. Bei der konventionellen nichtflüchtigen Speicherzelle sind der Strompfad für die Programmierung und der Strompfad für die Überwachung nicht voneinander getrennt. Der Überwachungsbetrieb hängt somit vom Programmierbetrieb ab.
Ähnlich zu der vorliegenden Erfindung enthält die konventionelle nichtflüchtige Speicherzelle ein Dreifach-Polysilicium-Gate mit einem Floatinggate, einem Steuergate und einem Löschgate. Das Löschgate bei der konventionellen nichtflüchtigen Speicherzelle löscht jedoch Daten bei allen ausgewählten Zellen sowie unter denselben Bedingungen, so daß es sich vom Programmiergate nach der vorliegenden Erfindung unterscheidet, das nur eine Programmierung ausgewählter Zellen ermöglicht.
Mit anderen Worten arbeitet das Programmiergate 32 bei der vorliegenden Erfindung als ein funktionales Gate. Das Löschgate bei der konventionellen nichtflüchtigen Speichereinrichtung kann nicht als funktionales Gate betrachtet werden.
Die 6 zeigt eine nichtflüchtige Speichereinrichtung nach der Erfindung mit einer Mehrzahl von Wortleitungen 57a, die auf einem nicht dargestellten Halbleitersubstrat unter vorbestimmtem Abstand parallel zueinander angeordnet sind, einer Mehrzahl von Bitleitungen 52, die in senkrechter Richtung zu den Wortleitungen 57a verlaufen und ebenfalls in einem vorbestimmten Abstand zueinander angeordnet sind, um mit den Wortleitungen Rechtecke oder Quadrate zu bilden, einer Mehrzahl von Programmierleitungen 62, die in derselben Richtung wie die Bitleitungen 52 verlaufen, und mit einer Mehrzahl von nichtflüchtigen Speicherzellen, von denen jeweils eine in einem der Rechtecke bzw. Quadrate angeordnet ist.
Gemäß 6 enthält die jeweilige nichtflüchtige Speicherzelle ein Floatinggate 31, ein Programmiergate 32 zur Lieferung von Ladungen zum Floatinggate 31, ein Steuergate 33 zur Steuerung der zum Floatinggate 31 gelieferten Ladungen, sowie einen Feldeffekttransistor zum Auslesen (bzw. Überwachen) der Ladungsmenge, die während des Programmierbetriebs zum Floatinggate 31 gelangt.
Der Feldeffekttransistor umfaßt das Floatinggate 31, den Sourcebereich 35, den Drainbereich 36 und einen Kanalbereich 34 zwischen Drain 36 und Source 35.
Das Steuergate 33 einer jeweiligen nichtflüchtigen Speicherzelle ist mit der benachbarten Wortleitung 57a gekoppelt, während das Programmiergate 32 mit der benachbarten Programmierleitung 62 gekoppelt ist.
Darüber hinaus ist der Sourcebereich 35 der nichtflüchtigen Speicherzelle pro Rechteck bzw. Quadrat mit der benachbarten Bitleitung 52 gekoppelt, und auch mit dem Drain 36 der nichtflüchtigen Speicherzelle im nächsten Rechteck bzw. Quadrat.
Um bei der Schaltungsanordnung nach 6 den Programmierbetrieb und den Überwachungsbetrieb gleichzeitig durchführen zu können, muß die ausgewählte Zelle entsprechend ansteuerbar sein. Da der Überwachungsbetrieb nichts anderes als ein Lesebetrieb ist, muß die ausgewählte Zelle Selektivität im Hinblick auf die Programmierung sowie auf den Lesebetrieb haben.
Was die Selektivität bezüglich der Überwachung angeht, so wird eine Lesespannung an die Wortleitung 57a und an die senkrecht zur Wortleitung 57a verlaufende Bitleitung 52 angelegt.
Beispielsweise wird eine positive Spannung von 8 Volt an die Wortleitung 57a angelegt, während eine Lesespannung von 1 Volt an die ausgewählte Bitleitung 52 angelegt wird. Eine auf Erdpotential liegende Spannung von 0 Volt wird an die andere Bitleitung 52 angelegt.
Die Spannung von 1 Volt, die der Lesespannung gleicht, wird an wenigstens eine Bitleitung 52 angelegt, und zwar in einer Richtung, in der die Lesespannung an die ausgewählte Bitleitung 52 angelegt wird, so daß in einer nicht ausgewählten Zelle kein Lesestrom fließt.
Im Hinblick auf die Selektivität beim Programmieren wird eine Vorspannung zum Programmieren an die Wortleitung 57a sowie an die senkrecht zur Wortleitung 57a verlaufende Programmierleitung 62 angelegt, um Tunneln zu ermöglichen.
Im Falle einer n-Kanalzelle, bei der Elektronen vom Programmiergate 32 in das Floatinggate 31 implantiert werden, wird eine positive Spannung von 8 Volt an die Wortleitung 57a angelegt, während eine negative Spannung von –8 Volt an die Programmierleitung 62 angelegt wird.
Um Störungen bei einer nicht ausgewählten Zelle zu vermeiden, kann eine geeignete Spannung an die nicht ausgewählte Wortleitung 57a und an die nicht ausgewählte Programmierleitung 62 angelegt werden. Dies hängt von den Tunnelungseigenschaften sowie von der Leckstromcharakteristik der Zelle ab.
Die an die Wortleitung 57a und die Programmierleitung 62 angelegte Spannung sollte abgebaut werden, um die Zelle beim Beginn der Programmierung einzuschalten. Eine solche Bedingung kann leicht dadurch erreicht werden, daß die Zelle so ausgelegt wird, daß sie einen niedrigen kapazitiven Kopplungskoeffizienten des Programmiergates 32 aufweist. Das bedeutet unter Bezugnahme auf die Querschnittsstruktur der Zelle von 5c, daß die Programmierleitung 62 auf den Feldoxidfilm 53 zwischen den jeweiligen Zellen zu liegen kommt und mit dem Floatinggate 55b über einen Kontaktbereich verbunden ist, der so klein ist wie die Dicke des Floatinggates 55b.
Nachfolgend wird der Betrieb der nichtflüchtigen Speicherzelle nach der vorliegenden Erfindung erläutert.
Der Löschbetrieb erfolgt durch das Halbleitersubstrat 51 oder das Programmiergate 32 durch den Gateisolationsfilm 54 der Zelle hindurch.
Erfolgt das Löschen durch das Halbleitersubstrat 51, so sollte der Gateisolationsfilm 54 nur mit einer geringen Dicke von etwa 10 nm hergestellt werden, um ein Durchtunneln zu ermöglichen. In diesem Fall wird eine negative Spannung oder eine auf Erdpotential liegende Spannung an das Steuergate 33 angelegt, während eine positive Spannung an das Halbleitersubstrat 51 angelegt wird.
Erfolgt das Löschen durch das Programmiergate 32, so sollte es im Hinblick auf die Zuverlässigkeit des Tunnelungsoxidfilms 61 ausgeführt wer den, da das Programmieren und Löschen gleichzeitig über das Programmiergate 32 durchgeführt werden.
Die 7 zeigt ein Layout zur Erläuterung des Aufbaus der nichtflichtigen Halbleiterspeichereinrichtung nach der vorliegenden Erfindung. Die 8a zeigt einen Querschnitt durch die nichtflüchtige Halbleiterspeichereinrichtung nach der vorliegenden Erfindung entlang der Linie IV-IV von 7, während 8b einen Querschnitt entlang der Linie V-V von 7 zeigt. 8c ist ein Querschnitt entlang der Linie VI-VI von 7, während 8d ein Querschnitt entlang der Linie VII-VII von 7 ist.
Bei der nichtflüchtigen Halbleiterspeichereinrichtung nach dervorliegenden Erfindung werden mehrere Bitleitungen 52 auf einem P-Typ Halbleitersubstrat 51 erzeugt, die in einer Richtung im Abstand parallel voneinander angeordnet sind. Die jeweiligen Bitleitungen 52 sind dabei von einem Leitungstyp, der entgegengesetzt zum P-Typ des Halbleitersubstrats 51 ist. Genauer gesagt sind die Bitleitungen 52 vom N-Typ und stellen Verunreinigungsbereiche dar, die als Sourcebereich 35 und Drainbereich 36 der nichtflüchtigen Speicherzelle dienen.
Danach werden mehrere Wortleitungen 57a auf dem P-Typ Halbleitersubstrat 51 gebildet, und zwar in einer Richtung senkrecht zu den Bitleitungen 52, wobei auch die Wortleitungen 57a in einem vorbestimmten Abstand parallel zueinander liegen. Ein Feldoxidfilm 53 zur Feldisolation befindet sich auf dem P-Typ Halbleitersubstrat 51 und ist in Abschnitte unterteilt, die senkrecht zu den Bitleitungen 52 und unter vorbestimmtem Abstand zueinander verlaufen. Mehrere inselförmige Floatinggates 55b befinden sich oberhalb des P-Typ Halbleitersubstrats 51 zwischen den jeweiligen Feldoxidfilmen 53 und den Bitleitungen 52. Dabei liegt der Gateisolationsfilm 54 zwischen dem P-Typ Halbleitersubstrat 51 und den Floatinggates 55b.
Die jeweiligen Wortleitungen 57a verlaufen jeweils auf den mehreren Floatinggates 55b, die in Wortleitungsrichtung angeordnet sind. Dabei ent sprechen die Wortleitungen 57a den Steuergates 33 der nichtflüchtigen Speicherzelle.
Programmierleitungen 62 verlaufen in vorbestimmtem Abstand parallel zueinander und parallel zu den Bitleitungen 52. Die Programmierleitungen 62 bedecken eine Mehrzahl von Floatinggates 55b, die in entsprechender Programmierleitungsrichtung liegen, und entsprechen darüber hinaus den Programmiergates 32 in der nichtflüchtigen Speicherzelle.
Die jeweiligen Bitleitungen 52 und die Floatinggates 55b sind mittels eines dielektrischen Films 56 gegeneinander isoliert. Ein Oxidfilm 58 befindet sich zwischen den Wortleitungen 57a und den Programmierleitungen 62, um die Programmierleitungen 62 gegenüber den Wortleitungen 57a zu isolieren. Ein Tunnelungsoxidfilm 61 befindet sich jeweils an beiden Seiten der Floatinggates 55b und steht in Kontakt mit den Programmierleitungen 62.
Die Programmierleitung 62 entspricht dem Programmiergate 32, die Wortleitung 57a dem Steuergate 33, und die Bitleitung 52 dem Sourcebereich 35 bzw. dem Drainbereich 36. Die entsprechenden Leitungen dienen als Gates.
Die 9a bis 9g zeigen Querschnitte zur Erläuterung der Herstellung einer nichtflüchtigen Speichereinrichtung nach der vorliegenden Erfindung, und zwar jeweils entlang der Linie IV-IV von 7. Dagegen sind die 10a bis 10g Querschnitte zur Erläuterung des erfindungsgemäßen Verfahrens jeweils gesehen entlang der Linie V-V von 7.
Entsprechend den 9a und 10a wird ein nicht dargestellter Fotoresist auf das P-Typ Halbleitersubstrat 1 aufgebracht und anschließend durch Belichtung und Entwicklung strukturiert. Sodann werden N-Typ Verunreinigungsionen in starkem Umfang in das P-Typ Halbleitersubstrat 51 unter Verwendung des strukturierten Fotoresists als Maske implantiert, um eine Mehrzahl von Bitleitungen 52 zu erhalten, und zwar durch die N-Typ Verunreinigungsdiffusionsbereiche.
Um zu verhindern, daß die Zellengröße infolge lateraler Diffusion bei der Implantation von N-Typ Verunreinigungsionen in das P-Typ Halbleitersubstrat 51 ansteigt, können sogenannte HLD-Abstandsstücke, die bei hoher Temperatur und niedrigem Druck bzw. geringer Niederschlagsrate gebildet werden, an beiden Seiten des strukturierten Fotoresists vorgesehen werden. Die N-Typ Verunreinigungsionen werden dann unter Verwendung des Fotoresists und der HLD-Abstandsstücke als Masken in das P-Typ Halbleitersubstrat 51 implantiert, um die Bitleitungen 52 zu erhalten.
Eine Mehrzahl von Feldoxidfilmen 53 wird in einem Feldisolationsbereich erzeugt, wobei die Feldoxidfilme 53 senkrecht zu den Bitleitungen 52 verlaufen und zur Isolation zwischen den jeweiligen Zellen dienen.
Die Feldoxidfilme 53 liegen in einem vorbestimmten Abstand parallel zueinander und können durch chemische Dampfabscheidung im Vakuum (CVD-Verfahren) oder durch lokale Oxidation von Silicium (LOCOS-Verfahren) hergestellt werden. Ein Kanalbereich befindet sich jeweils zwischen den entsprechenden Feldoxidfilmen 53, der als aktiver Bereich dient.
Die Isolationsseitenwandstücke können an beiden Seiten der Feldoxidfilme 53 gebildet werden, um einen Trockenätzprozeß von Polysilicium zu erleichtern, der später ausgeführt wird.
Entsprechend den 9b und 10b wird ein Gateisolationsfilm 44 im aktiven Bereich des P-Typ Halbleitersubstrats 51 gebildet, der zwischen den Feldoxidfilmen 53 zu liegen kommt, und zwar durch thermische Oxidation. Um eine ausreichende Ätzbarriere während eines Ätzprozesses von Polysilicium in einem späteren Stadium zu erhalten, wird auf den Bitleitungen 52 ein thermischer Oxidfilm 54a erzeugt, der dicker ist als irgendein anderer Teil bzw. dicker als der Gateisolationsfilm 54.
Danach wird ein erstes Polysilicium 55 zur Bildung der Floatinggates auf die gesamte Oberfläche des P-Typ Halbleitersubstrats 51 einschließlich des Gateisolationsfilms 54 aufgebracht. Zu diesem Zeitpunkt bedeckt das erste Polysilicium 55 den Kanalbereich vollständig.
Gemäß den 9c und 10c wird das erste Polysilicium 55 selektiv entfernt, um eine Mehrzahl von Floating-Leitungen 55a zu erhalten, also potentialmäßig schwimmende Leitungen. Ein dielektrischer Film 56 aus einem Oxid oder aus einer Oxid/Nitrid/Oxid-Struktur (ONO-Struktur) wird auf der gesamten Oberfläche des P-Typ Halbleitersubstrats 51 einschließlich der Floating-Leitungen 55a gebildet. Dabei erstrecken sich die Floating-Leitungen 55a in derselben Richtung wie die Bitleitungen 52.
Danach wird ein zweites Polysilicium 57 zur Bildung der Wortleitungen auf die gesamte Oberfläche des P-Typ Halbleitersubstrats 51 einschließlich des dielektrischen Films 56 aufgebracht. Ein Oxidfilm 58 wird auf dem zweiten Polysilicium 57 gebildet.
Entsprechend den 9d und 10d wird ein nicht dargestellter Fotoresist auf den Oxidfilm 58 aufgebracht und durch Belichtung und Entwicklung strukturiert. Dieser Oxidfilm 58 wird sodann selektiv entfernt, und zwar unter Verwendung des strukturierten Fotoresists als Maske. Sodann wird das zweite Polysilicium 58 selektiv entfernt, und zwar unter Verwendung des strukturierten Fotoresists als Maske, um eine Mehrzahl von Wortleitungen 57a zwischen den jeweiligen Feldoxidfilmen 52 zu erhalten. Dabei erstrecken sich die Wortleitungen 57a mit ihrer Längsrichtung in einer Richtung senkrecht zu den Bitleitungen 52.
Sodann wird ein Isolationsfilm auf die gesamte Oberfläche des P-Typ Halbleitersubstrats 51 einschließlich des Oxidsfilms 58 aufgebracht. Isolationsfilm-Seitenwandstücke 59 werden an beiden Seiten des Gateoxidfilms 58 und der Wortleitungen 57a durch einen Rückätzprozeß erzeugt, also durch Rückätzen des genannten Isolationsfilms.
Entsprechend den 9e und 10e werden der dielektrische Film 56 und die Floating-Leitungen 55a selektiv entfernt, und zwar unter Verwendung des Oxidfilms 58 und der Isolationsfilm-Seitenwandstücke 59 als Masken, um den Feldoxidfilm 53 bereichsweise freizulegen. Im Ergebnis entsteht jeweils ein Kontaktloch 60 oberhalb des Feldoxidfilms 53. Dabei werden auch die Floating-Leitungen 55a durch den genannten Ätzprozeß selektiv entfernt, so daß eine Mehrzahl von Floatinggates 55b entsteht.
Wie die 9f und 10f erkennen lassen, erfolgt anschließend eine thermische Oxidation unter Verwendung des Oxidfilms 58 und der Isolationsfilm-Seitenwandstücke 59 als Masken, um Tunnelungsoxidfilme 61 an beiden Seiten der Floatinggates 55b zu erhalten.
Die Tunnelungsoxidfilme 61 können auch durch CVD-Verfahren und anschließendes Rückätzen erzeugt werden, und zwar anstelle der zuvor beschriebenen thermischen Oxidation. Mit anderen Worten lassen sich die Tunnelungsoxidfilme 61 auch dadurch bilden, daß zunächst ein CVD-Oxidfilm auf die gesamte Oberfläche des Halbleitersubstrats einschließlich der Floatinggates aufgebracht wird, der dann anschließend zurückgeätzt wird, um die Seitenwandstücke an beiden Seiten der Floatinggates zu erhalten.
Gemäß den 9g und 10g wird danach ein drittes Polysilicium zur Bildung der Programmierleitungen auf die gesamte Oberfläche des P-Typ Halbleitersubstrats 51 einschließlich der Kontaktöffnungen 60 aufgebracht. Danach wird das dritte Polysilicium selektiv entfernt, um eine Mehrzahl von Programmierleitungen 62 in den Kontaktöffnungen 60 zu erhalten. Die Programmierleitungen 62 liegen auf den Feldoxidfilmen 53, bzw. stehen in Kontakt mit diesen, und erstrecken sich parallel zu den Bitleitungen 52.
Die Programmierleitungen 62 überlappen dabei die Tunnelungsoxidfilme 61, wobei jeweils eine Programmierleitung 62 für eine der Bitleitungen 52 vorgesehen ist, also pro Zelle. Die Programmierleitungen 62 sind auch mit dem Tunnelungsbereich auf den Feldoxidfilmen 53 verbunden, um Programmierkopplungen zu reduzieren.
Das Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung nach dervorliegenden Erfindung weist den Vorteil auf, daß sich eine nichtflüchtige Speicherzelle mit minimaler effektiver Zellengröße in einem Array ohne Metallkontakt erhalten läßt.

Claims

Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung mit folgenden Schritten: – Bereitstellung eines Halbleitersubstrats (51) eines ersten Leitungstyps; – Bildung einer Mehrzahl von Bitleitungen (52) im Halbleitersubstrat (51) in einer Richtung unter einem vorbestimmten Abstand zueinander; – Bildung einer Mehrzahl von Feldoxidfilmen (53) unter rechtem Winkel zu den Bitleitungen (52) und in vorbestimmtem Abstand zueinander; – Bildung eines Gateisolationsfilms (54) auf der gesamten Oberfläche des Halbleitersubstrats (51); – Bildung einer Mehrzahl von Floating-Leitungen (55) mit vorbestimmtem Abstand zueinander auf dem Gateisolationsfilm (54) zwischen den jeweiligen Bitleitungen (52) und in derselben Richtung wie die Bitleitungen (52); – Bildung eines dielektrischen Films (56) auf der gesamten Oberfläche des Halbleitersubstrats (51) einschließlich der Floating-Leitungen (55a); – sequentielles Bilden einer leitenden Schicht und eines Isolationsfilms (58) auf dem dielektrischen Film (56); – selektives Entfernen der leitenden Schicht und des Isolationsfilms (58) zwecks Bildung einer Mehrzahl von Wortleitungen (57a) zwischen den jeweiligen Feldoxidfilmen (53), wobei die Wortleitungen (57a) senkrecht zu den Bitleitungen (52) verlaufen; – Bildung von Isolationsfilm-Seitenwandstücken (59) an beiden Seiten der jeweiligen Wortleitungen (57a) und auf dem dielektrischen Film (56); – Selektives Entfernen des dielektrischen Films (56) und der Floating-Leitungen (55a) unter Verwendung der Wortleitungen (57a) und der Isolationsfilm-Seitenwandstücke (59) als Masken zwecks Herstellung einer Mehrzahl von Floatinggates (55b); – Bildung eines Tunnelungsoxidfilms (61) an beiden Seiten der jeweiligen Floatinggates (55b) in einem Schritt; und – Bildung einer Mehrzahl von Programmierleitungen (62) zwischen den jeweiligen Bitleitungen (52), wobei die Programmierleitungen (62) in Kontakt mit den Tunnelungsoxidfilmen (61) parallel zu den Bitleitungen (52) ausgebildet werden.
Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleitersub strat (51) vom P-Typ ist, und daß die jeweiligen Bitleitungen (52) durch Implantation von N-Typ Verunreinigungsionen in das Halbleitersubstrat (51) gebildet werden.
Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt zur Bildung der jeweiligen Bitleitungen (52) folgende weitere Schritte umfaßt: – Bildung einer Maskenschicht, die zunächst einen Bitleitungsbereich auf dem Halbleitersubstrat (51) definiert; – Bildung von Abstandsstücken bei hoher Temperatur und mit niedriger Niederschlagsrate an beiden Seiten der Maskenschicht; und – Implantation von Verunreinigungen in das Halbleitersubstrat (51) unter Verwendung der Maskenschicht und der Abstandsstücke als Masken.
Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Gateisolationsfilm (54) durch thermische Oxidation hergestellt wird.
Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß bei der Herstellung des Gateisolationsfilms (54) ein thermischer Oxidfilm (54a) dort, wo die Bitleitungen (52) gebildet worden sind, mit einer Dicke hergestellt wird, die größer ist als in irgendeinem anderen Teil des Gateisolationsfilms (54).
Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Tunnelungsoxidfilm (61) durch thermische Oxidation der Seiten des Floatinggates (55b) hergestellt wird, und zwar unter Verwendung des Isolationsfilms (58) und der Isolationsfilm-Seitenwandstücke (59) als Masken.
Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Tunnelungsoxidfilm (61) dadurch hergestellt wird, daß zunächst ein CVD-Oxidfilm auf die ge samte Oberfläche des Halbleitersubstrats (51) einschließlich der Floatinggates (55b) aufgebracht wird, und daß dann Seitenwandstücke an beiden Seiten der Floatinggates (55b) durch einen Rückätzprozeß erzeugt werden.
Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Programmierleitungen (62) im Verhältnis 1:1 zwischen den jeweiligen Bitleitungen (52) gebildet werden.
Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Programmierleitungen (62) im Verhältnis 1:1 zwischen Paaren von Bitleitungen (52) gebildet werden.
Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der dielektrische Film (56) ein Oxidfilm ist oder aus einer Oxid/Nitrid/Oxid-Struktur (ONO-Struktur) besteht.