CN102299063A

CN102299063A - 一种半导体器件的制造方法

Info

Publication number: CN102299063A
Application number: CN2010102180528A
Authority: CN
Inventors: 周儒领; 李勇
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-06-23
Filing date: 2010-06-23
Publication date: 2011-12-28

Abstract

一种半导体器件的制造方法，该方法包括：提供前端器件层；在该前端器件层上沉积第一多晶硅层；在该第一多晶硅层上沉积多晶硅层间介质体；在该多晶硅层间介质体上沉积第二多晶硅层；对该第二多晶硅层进行刻蚀以形成控制栅；在该控制栅的侧壁上形成控制栅侧墙；对该第一多晶硅层进行刻蚀以形成浮栅；在该控制栅侧墙及该浮栅的侧壁上形成浮栅侧墙；和进行离子注入；其中离子注入在浮栅侧墙形成之后进行。通过本发明的方法制造的半导体器件，降低了浮栅的阈值电压，提高了擦除效率。

Description

一种半导体器件的制造方法

技术领域

本发明涉及半导体制程，尤其涉及一种半导体器件的制造方法。

背景技术

随着超大规模集成电路工艺的发展，半导体工艺现已经进入了超深亚微米时代。工艺的发展使得将包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个大规模的芯片上，形成所谓的SoC(片上系统)。作为SoC重要组成部分的嵌入式存储器，在SoC中所占的比重逐渐增大。用于存储数据的半导体存储器分为易失性存储器和非易失性存储器(NVM)，易失性存储器在电源中断时不保存其数据，而非易失性存储器即使在供电电源关闭后仍能保持片内信息。在诸如嵌入式存储器的很多设备中包括NVM介质，用于在设备断电后储存数据以备设备重新启动后使用。NVM介质包括电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪存(FLASH)等。

其中闪存是NVM产品中的重要一种，通常使用的U盘、手机、数码相机里均需要闪存的配套使用。闪存有许多种类型，从结构上分主要有AND、NAND、NOR、DiNOR等。其中NOR闪存是目前最通用的闪存，其在存储格式和读写方式上都与常用的内存相近，支持随机读写，具有较高的速度，这样使其非常适合存储程序及相关数据。以下以传统的NOR闪存为例说明其结构。

图1是闪存的存储单元100的示意图。其中可以看出NOR闪存的每个存储单元100通常包括两个叠栅110和120，每个叠栅包括由多晶硅(poly)制造以用来储存电子的浮栅FG(Floating Gate)101，以及用来控制数据存取的控制栅CG(Control Gate)102。浮栅101位于控制栅102下方，且通常处于“浮置”状态，没有和任何线路相连接。根据构成浮栅101的多晶硅中是否有电子储存，表示这个单元存储的信息是“0”还是“1”。而控制栅102通常与字线(Word Line)103相连接。存储单元100包括两个字线103，分别设置在存储单元100的两侧。分开设置的字线103用以防止存储单元100的过擦除(over-erase)。此外，在两个叠栅110和120之间，存储单元100还包括擦除栅(Erase Gate)104。通过施加适当的电压，浮栅101中的电子能通过浮栅101和擦除栅104之间的通道流向擦除栅104，从而对存储单元100进行擦除操作。另外，存储单元100还包括其他结构，比如氧化层、间隙绝缘层等，这些结构是本领域的技术人员公知的，因此并未全部在图1中标示出。同时，对于存储单元100的其他一些结构，也会结合其他附图在下面逐一说明。

同样以图1中所示的NOR闪存为例说明现有技术中存储单元栅极结构的制造方法。图2A至2F是传统的一种半导体器件的制造方法中各步骤所涉及的器件结构的剖面图。如图2A所示，首先提供一具有浅沟槽(未示出)的前端器件层201。然后在前端器件层201上形成一层氧化层202用做绝缘层。然后在氧化层202上沉积第一多晶硅层203。该第一多晶硅层203用于形成上面提到的浮栅。在本文中该第一多晶硅层也称为浮栅层。然后在第一多晶硅层203上形成氧化层-氮化物层-氧化层(ONO层)204。接着，在ONO层204上面沉积第二多晶硅层205。该第二多晶硅层205用于形成上面提到的控制栅。在本文中该第二多晶硅层也称为控制栅层。然后在该第二多晶硅层205上面沉积一层氮化物层-氧化层-氮化物层(NON层)206。除了上面提到的结构外，在实际的光刻工艺中还可以在NON层206上沉积一层底部抗反射涂层(DARC层)，用于减小或消除反射光在曝光过程中的影响。在DARC层上面还涂敷一层具有图案的光刻胶层。DARC层和光刻胶层的形成以及作用都是本领域技术人员所了解的，在此不再赘述。

接下来，如图2B所示，进行控制栅的刻蚀。经过刻蚀后，形成两个叠栅210A和220B，在该两个叠栅210A和220B上分别包括NON层206A和206B、控制栅205A和205B以及ONO层204A和204B。

接着如图2C所示，在第一叠栅210A以及第二叠栅220B的侧壁上分别形成控制栅侧墙207A、207A’、207B以及207B’。

然后如图2D所示，进行第一多晶硅层203刻蚀以形成浮栅203A和203B。对第一多晶硅层203的刻蚀停止于氧化层202。

在浮栅形成之后，如图2E所示，进行离子注入工艺。离子注入工艺有助于维持浅结，浅结还有助于减少源漏间的浅沟槽漏电流效应。同时通过该离子注入工艺还可以调节靠近基板表面附近的P型或N型掺杂的掺杂水平，以此来获得想要的P型或N型晶体管的阈值电压(Vt)，例如浮栅的阈值电压。浮栅的阈值电压与存储单元的擦除效率有密切的联系。对于上述闪存来说，擦除效率是衡量其存储单元的一个重要指标。一般来说，擦除效率用在一定擦除条件下的擦除单元的读取电流来衡量。例如在10毫秒的擦除时间和11.5伏的擦除电压的擦除条件下来测量读取电流。而该读取电流和FG的阈值电压成反比关系，因此在上述制造过程中，会尽可能降低FG的阈值电压，以此来提高擦除效率。而图2E所示的离子注入工艺就是控制FG的阈值电压的重要手段。通过该离子注入工艺可以降低FG的阈值电压，由此提高读取电流，进而提高擦除效率。

然后如图2F所示，在控制栅侧墙207A、207A’、207B以及207B’，以及浮栅的侧壁上形成浮栅侧墙208A、208A’以及208B、208B’。

接下来，形成该闪存的后续结构。

在现有技术的工艺流程中，在进行离子注入时，一些离子会扩散进FG通道中，从而使FG的阈值电压增加。图2E中示出了这样的一种情况，图中的椭圆形区域表示注入离子进入的区域。从中可见，有一部分离子进入到了FG下方的区域中。这种情况会造成FG阈值电压的增大。另外，在离子注入步骤后的浮栅侧墙形成步骤中，通常是在高温条件下进行的，该温度也会进一步增加离子的扩散，使得FG的阈值电压进一步增加。

因此，现有技术中需要一种解决上述问题的半导体器件及其制造方法。

发明内容

本发明公开了一种半导体器件的制造方法，该方法包括：提供前端器件层；在该前端器件层上沉积第一多晶硅层；在该第一多晶硅层上沉积多晶硅层间介质体；在该多晶硅层间介质体上沉积第二多晶硅层；对该第二多晶硅层进行刻蚀以形成控制栅；在该控制栅的侧壁上形成控制栅侧墙；对该第一多晶硅层进行刻蚀以形成浮栅；在该控制栅侧墙及该浮栅的侧壁上形成浮栅侧墙；和进行离子注入；其中该离子注入在该浮栅侧墙形成之后进行。

进一步，该浮栅侧墙的厚度在150-250埃之间，优选地在180-220埃之间。

较佳的，上述离子注入时采用的离子为硼离子。

进一步，上述离子注入时的能量为1～5Kev，注入的剂量为1×10¹²～1×10¹⁵cm^-2。较佳的，离子注入的能量为2～3.5Kev，注入的剂量为1×10¹³～1×10¹⁴cm^-2。

进一步地，离子注入中采用的物质为BF₂。

根据本发明的制造方法，避免了离子注入对浮栅阈值电压的不利影响。

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施方式及其描述，用来解释本发明的原理。在附图中，

图1是闪存的存储单元的示意图；

图2A至图2F是传统的一种半导体器件的制造方法中各步骤所涉及的器件结构的剖面图；

图3A至图3F是根据本发明的一个实施方式所述的制造半导体器件的方法中各步骤所涉及的器件结构的剖面图；

图4是根据本发明的一个实施方式的半导体器件的制造方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

图3A至图3F是根据本发明的一个实施方式所述的制造存储单元栅极结构的方法中各步骤所涉及的器件结构的剖面图。如图3A所示，提供一具有浅沟槽(未示出)的前端器件层301。该前端器件层301可以是半导体衬底，也可以是适于在其上实施本发明的其他器件。在该前端器件层301上形成有一层氧化层302用做绝缘层。该氧化层也称作栅极氧化层。该氧化层302可以采用例如热氧化法形成，其厚度可以例如在100埃以下。较佳地，该氧化层302可以为10-20埃。该氧化层302的材料可以有多种选择，例如氧化硅、氧化锗等。需要说明的是，该氧化层302可以包括在该前端器件层301中。然后在氧化层302上沉积第一多晶硅层303，厚度大约为300-500埃。该第一多晶硅层303的沉积可以采用化学气相沉积(CVD)法或者热氧化法形成，或者采用其他适合的方法形成。该第一多晶硅层303用于形成上面提到的浮栅，因此该第一多晶硅层303也称为浮栅层。此后在第一多晶硅层303上形成多晶硅层间介质体。在本发明实施方式的例子中，该多晶硅层间介质体可以是氧化层-氮化物层-氧化层(ONO层)304，但可以理解的是，该多晶硅层间介质体也可以是其他的结构。在本发明的该实施方式中结合ONO层304来描述。该ONO层304的材料可以选择为氧化硅-氮化硅-氧化硅，厚度可以大约为135-165埃。需要说明的是，虽然该ONO层为三层结构，但为了描述方便，在说明书及附图中均用ONO层304表示。接着，在ONO层304上面沉积第二多晶硅层305，厚度大约为600-800埃。该第二多晶硅层305用于形成上面提到的控制栅。该第二多晶硅层305同样可以采用化学气相沉积(CVD)法或者热氧化法形成，或者采用其他方法形成。较佳地，可以在该第二多晶硅层305上面沉积氮化物层-氧化层-氮化物层(NON层)306，该NON层306的材料可以选择氮化硅-氧化硅-氮化硅，厚度可以为1300-1600埃。该NON层306用作硬掩膜层，当然该硬掩膜层也可以由其他结构构成，不限于本发明中提到的NON层。同样需要说明的是，虽然该NON层为三层结构，但为了描述方便，在说明书及附图中均用NON层306表示。另外，下面对本发明的实施方式的描述均结合该NON层306进行，但其并非用于限制本发明的范围。除了上面提到的结构外，光刻工艺中在NON层306上还会沉积一层底部抗反射涂层(DARC层)，用于减小或消除反射光在曝光过程中的影响。在DARC层上面还涂敷一层具有图案的光刻胶层。DARC层和光刻胶层的形成以及作用都是本领域技术人员所了解的，在此不再赘述。

在此需要说明的是，上述以及下面即将提到的各层的材料、各层的厚度以及各层的形成方式，仅仅是本发明的一个实施方式中的一个例子，在不同的情况中可以采用不同的材料、不同的厚度以及不同的形成方式。这些都不应当构成对本发明的限制。

接下来，如图3B所示，首先对第二多晶硅层305进行刻蚀以形成控制栅。可以理解的是，对第二多晶硅层305的刻蚀以及下面提到的对第一多晶硅层303的刻蚀，可以采用本领域内的多种方法来完成。比如可以采用湿法刻蚀法或干法刻蚀法进行刻蚀，相应的可以使用硫酸等溶液或者四氟化碳等气体进行刻蚀。在上述的本发明的实施方式的可选例子中，对第二多晶硅层305的刻蚀通过依次移除部分NON层306、部分第二多晶硅层305以及部分ONO层304来完成，以此形成上述的控制栅。在这个过程中，也可采用等离子体刻蚀工艺，刻蚀的方向性可以通过控制等离子体源的偏置功率和阴极偏压功率来实现。刻蚀方法的选择并不限制本发明的范围。经过刻蚀后，部分地形成两个叠栅310A和320B，该两个叠栅310A和320B分别包括部分NON层306A和306B、控制栅305A和305B、部分ONO层304A和304B。当然可以理解的是，叠栅310A和320B具有相同的结构，在这里对其进行区分仅仅是为了描述的方便。另外，此处的部分地形成的叠栅310A和320B指的是已经刻蚀完成的栅极部分。另外，作为替换方式，在进行控制栅刻蚀时，可以只刻蚀到ONO层304为止，即不对ONO层304进行实质性的刻蚀，而在随后进行的浮栅的刻蚀中再对ONO层304进行刻蚀。

接着如图3C所示，在第一叠栅310A以及第二叠栅320B的侧壁上分别形成控制栅侧墙307A、307A’、307B以及307B’。控制栅侧墙可以采用CVD方法形成或者热氧化法形成，当然也可以采用其他方法形成。

然后如图3D所示，进行第一多晶硅层303刻蚀以形成浮栅303A和303B。对第一多晶硅层303的刻蚀停止于氧化层302。同样可以采用合适的方法对多晶硅层间介质体和第一多晶硅层303进行刻蚀。通过对第一多晶硅层303的刻蚀，分别形成浮栅303A和303B。作为替换方式，当对控制栅进行刻蚀时，如果只刻蚀到了ONO层304，那么在进行浮栅刻蚀时，首先要对该ONO层304进行刻蚀。

然后如图3E所示，在控制栅侧墙307A、307A’、307B、307B’以及浮栅303A和303B的侧壁上形成浮栅侧墙308A、308A’以及308B、308B’。浮栅侧墙的形成可以采用CVD方法形成或者热氧化法形成，当然也可以采用其他方法形成。该浮栅侧墙的厚度大约在150-250埃之间，优选的该浮栅侧墙厚度为180-220埃。

上面对各个步骤的描述并非是用以限定步骤实现的顺序，本发明的实施方式的上述步骤也可以以其他顺序实现。

接着如图3F所示，进行离子注入步骤，由此降低FG的阈值电压，提高擦除效率。根据本发明的一个实施方式，该离子注入工艺是在浮栅侧墙形成之后进行。在本实施方式中，离子注入步骤中采用的离子类型为p型离子，例如为硼离子。注入的能量为1～5Kev，优选为2～3.5Kev，注入的剂量为1×10¹²～1×10¹⁵cm^-2，优选1×10¹³～1×10¹⁴cm^-2。另外还可以选择BF₂，注入的能量可以在10-30KeV之间。注入剂量可以在2×10¹¹和1×10¹³cm^-2之间。可以理解的是，上述的描述仅仅是示例性的，在离子注入工艺中可以使用其他的物质，以及不同于上面描述的能量、剂量等。

由于在实施离子注入工艺时，FG已经被浮栅侧墙所覆盖，因此可以有效地防止在离子注入工艺中离子进入到FG通道中，从而不会对FG的阈值电压造成不利的影响。如图3F所示，椭圆区域示出了注入的离子所在区域的一个例子。可以看出，由于有了浮栅侧墙的保护，在离子注入工艺中的注入离子较可能的会扩散到浮栅侧墙的下方，而很难扩散到FG的下方。从而不会对FG的阈值电压造成不利的影响。另一方面，由于该离子注入工艺在浮栅侧墙形成之后进行，因此避免了浮栅侧墙形成步骤中的高温引起的离子的进一步扩散。

在浮栅侧墙形成后，再通过一系列的步骤形成如图1所示的存储单元，比如擦除栅形成、字线形成等。这些步骤已为本领域的技术人员所熟知，在此不再赘述。

图4是根据本发明实施方式的半导体器件的制造方法400的流程图。在步骤402，提供前端器件层。该前端器件层可以是半导体衬底，也可以是其他适于在其上实施本发明的其他器件。在步骤404，在前端器件层上沉积第一多晶硅层。该第一多晶硅层用于形成上面提到的浮栅。比如第一多晶硅层303。在步骤406，在第一多晶硅层上沉积多晶硅层间介质体。比如可以为上面提到的ONO层304。在步骤408，在多晶硅层间介质体上沉积第二多晶硅层。该第二多晶硅层用于形成上面提到的控制栅。比如第二多晶硅层305。可选的，在步骤409，在第二多晶硅层上沉积硬掩膜层。较佳的，该硬掩膜层为氮化物层-氧化层-氮化物层。在步骤410，对第二多晶硅层进行刻蚀以形成控制栅。在步骤412，在控制栅的侧壁上形成控制栅侧墙。在步骤414，对在第一多晶硅层进行刻蚀以形成浮栅。在步骤416，在控制栅侧墙以及浮栅的侧壁上形成浮栅侧墙。在步骤418，进行离子注入工艺。

根据本发明的实施方式制造的半导体器件，由于有效地改善了FG的阈值电压，在10毫秒的擦除时间和11.5伏的擦除电压的擦除条件下，其读取电流可以达到15微安，相比现有技术的不到10微安的读取电流，提高了50％以上。因此提高了擦除效率。此外，由于本发明的制造方法未增加新的步骤，所以不会增加器件的制造成本。

包含根据上述的实施方式制造的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频电路或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

另外，需要说明的是，本发明的附图仅仅是示意图，其是为了更好的理解本发明的实施方式，其中所示的比例关系是为不能理解为对本发明的限制。而且，虽然本发明结合NOR闪存的存储单元进行了描述，但是本发明的实施方式也同样适用于其他具有相同或相似结构的存储器。

本发明已经通过上述实施方式进行了说明，但应当理解的是，上述实施方式只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施方式范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施方式，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制造方法，所述方法包括：

a)提供前端器件层；

b)在所述前端器件层上沉积第一多晶硅层；

c)在所述第一多晶硅层上沉积多晶硅层间介质体；

d)在所述多晶硅层间介质体上沉积第二多晶硅层；

e)对所述第二多晶硅层进行刻蚀以形成控制栅；

f)在所述控制栅的侧壁上形成控制栅侧墙；

g)对所述第一多晶硅层进行刻蚀以形成浮栅；

h)在所述控制栅侧墙及所述浮栅的侧壁上形成浮栅侧墙；和

i)进行离子注入；

其中所述离子注入在所述浮栅侧墙形成之后进行。

2.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述浮栅侧墙的厚度在150-250埃之间。

3.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述浮栅侧墙的厚度为180-220埃之间。

4.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述离子注入中采用的离子为硼离子。

5.根据权利要求4所述的半导体器件的制造方法，其特征在于，所述离子注入的能量为1～5Kev，注入的剂量为1×10¹²～1×10¹⁵cm^-2。

6.根据权利要求4所述的半导体器件的制造方法，其特征在于，所述离子注入的能量为2～3.5Kev，注入的剂量为1×10¹³～1×10¹⁴cm^-2。

7.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述离子注入中采用的物质为BF₂。

8.一种包含通过根据权利要求1所述的方法制造的半导体器件的集成电路，其中所述集成电路是随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式DRAM或射频电路。

9.一种包含通过根据权利要求1所述的方法制造的半导体器件的电子设备，其中所述电子设备是台式计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机或数码相机。