CN111261695A - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明提供一种半导体结构及其形成方法，包括基板、栅极结构、以及第一间隔物。上述栅极结构包括浮动栅极结构、栅极间介电层、及控制栅极结构。上述浮动栅极结构设置在基板上。上述栅极间介电层设置在浮动栅极结构上。上述控制栅极结构设置在栅极间介电层上，且包括电极层、接触层及盖层。电极层设置在栅极间介电层上。接触层设置在电极层上。盖层设置在接触层上。上述第一间隔物设置在上述控制栅极结构的侧壁上，并覆盖电极层、接触层、及盖层，且第一间隔物的底面介于电极层的底面及顶面间。本发明可避免制造半导体结构时所发生的扩散现象，防止发生字线漏电的问题，减轻在沉积牺牲多晶硅时所产生的孔洞或缝隙，从而增加工艺良率。
Description
技术领域
本发明是关于一种半导体结构及其形成方法，且特别是关于一种用以防止字线漏电问题的半导体结构及其形成方法。
背景技术
半导体装置已广泛用在各种不同的电子产品上，例如个人电脑、手机、数码相机及其他电子设备。半导体装置的制造通常藉由依序沉积绝缘或介电层、导电层及半导体层的材料于半导体基板上，且利用光刻技术以图案化各种不同的材料层来形成电路组件及元件于半导体基板上。
快闪存储器(flash)是一种常见的半导体装置。在现今的快闪存储器工艺中，在晶胞阵列区的漏极(drain)与共源极(common source)端均是采用自我对准接触窗(Self-aligned contact)的工艺，以有效微缩晶胞阵列区的面积。然而，现今的快闪存储器工艺有着字线漏电(wordline leakage)的问题，这将导致装置故障，并降低良率。
发明内容
本发明实施例是关于一种半导体结构，包括基板、栅极结构、以及第一间隔物。上述栅极结构包括浮动栅极结构、栅极间介电层、及控制栅极结构。上述浮动栅极结构设置在基板上。上述栅极间介电层设置在浮动栅极结构上。上述控制栅极结构设置在栅极间介电层上，且包括电极层、接触层及盖层。电极层设置在栅极间介电层上。接触层设置在电极层上。盖层设置在接触层上。上述第一间隔物设置在上述控制栅极结构的侧壁上，并覆盖电极层、接触层、及盖层，且第一间隔物的底面介于电极层的底面及顶面间。
本发明实施例亦关于一种形成半导体结构的方法，包括提供基板、在基板上形成栅极结构、以及在控制栅极结构的侧壁上形成第一间隔物。其中形成上述栅极结构包括在基板上形成浮动栅极结构、在浮动栅极结构上形成栅极间介电层、以及在栅极间介电层上形成控制栅极结构，且控制栅极结构包括电极层、接触层及盖层。上述电极层形成在栅极间介电层上。上述接触层形成在电极层上。上述盖层形成在接触层上。上述第一间隔物覆盖电极层、接触层、及盖层，且第一间隔物的底面介于电极层的底面及顶面间。
本发明提供了一种用以防止字线漏电的半导体结构及其制造方法，藉由在控制栅极结构的侧壁上设置间隔物，可避免制造半导体结构时所发生的扩散现象，以防止发生字线漏电的问题，并且减轻在沉积牺牲多晶硅时所产生的孔洞或缝隙，从而增加工艺良率。
附图说明
以下将配合所附图式详述本发明的实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘示且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本发明的特征。
图1到图8A为根据本发明一些实施例绘示的半导体结构在制造过程各个阶段的剖面图。
图8B为图8A的放大图。
图9A为根据本发明另一实施例绘示的半导体结构的剖面图。
图9B为图9A的放大图。
图10A为根据本发明又一实施例绘示的半导体结构的剖面图。
图10B为图10A的放大图。
附图标号：
10 基板
12 穿隧介电层
14 栅极氧化物
20 浮动栅极结构
30 栅极间介电层
40 控制栅极结构
42 电极层
42A 顶面
42B 底面
42C 侧壁
44 接触层
46 掩膜层
48 盖层
50 氮化层
55 第一间隔物
55A 底面
55B 侧壁
60、60’、60” 第二间隔物
62、62’、62” 第一氧化层
64、64’、64” 氮化层
66、66’、66” 第二氧化层
68、68’、68” 侧壁氧化层
70 接触部件
100A、200、300 阵列区
100B 周边区
M 掩膜
R 沟槽
S1、S2、S3 底表面
具体实施方式
以下公开许多不同的实施方法或是例子来实行所提供的标的的不同特征。当然这些实施例仅用以例示，且不该以此限定本发明的范围。举例来说，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间有特定的关系。
此外，其中可能用到与空间相关用词，例如“下方”、“较低的”及类似的用词，这些空间相关用词是为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时，则其中所使用的空间相关形容词也将依转向后的方位来解释。
本文所用的术语“约”表示可以基于与目标半导体装置相关的特定技术节点而变化的特定值。基于特定技术节点，术语“约”可以表示在给定的量(如上述数值的10-30％(如±10％、±20％或±30％))内变化的数值。
图1到图8A为根据本发明一些实施例绘示的半导体结构制造过程各个阶段的剖面图。请参阅图1，其是根据本发明一实施例绘示的半导体结构的阵列区(array)100A及周边区(periphery)100B的剖面图。阵列区100A包括基板10、穿隧介电层12、浮动栅极结构20、栅极间介电层30、及多个控制栅极结构40。而周边区100B包括基板10、栅极氧化物14、及控制栅极结构40。上述控制栅极结构40包括电极层42、接触层44、掩膜层46、及盖层48。在阵列区100A的各个控制栅极结构40是以沟槽R隔开，其中沟槽R延伸进入电极层42中，但未穿透电极层42。
可以藉由自对准接触窗(self-aligned contact)工艺以形成上述半导体结构。详细而言，自对准接触窗工艺是先在栅极间沉积牺牲多晶硅(sacrificial polysilicon)，再藉由适合的光刻与刻蚀工艺定义出柱状或城墙状的图形，接着沉积晶胞间介电层，再以刻蚀的方式将柱状或城墙状的牺牲多晶硅去除，形成圆孔状及沟渠状的图形，以形成上述半导体结构。由于自对准接触窗工艺是现今半导体产业界中常用的工艺，细节于此不再赘述。
基板10可以是半导体基板，例如块体(bulk)半导体、绝缘体上半导体(semiconductor-on-insulator，SOI)基板等，其可为掺杂的(如使用p型或n型掺质)或未掺杂的。基板10亦可以是晶片(如硅晶片)。一般来说，绝缘体上半导体基板包括形成在绝缘层上的一层半导体材料。绝缘层可为如埋藏氧化(buried oxide，BOX)层、氧化硅层等。在基板(通常为硅或玻璃基板)上提供绝缘层。也可使用其它基板如多层基板(multi-layeredsubstrates)、梯度基板(gradient substrates)、混合晶向基板(hybrid orientationsubstrates)和/或类似基板。在一些实施例中，基板10的半导体材料可以包括硅、锗等元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的合金半导体；或上述的组合。
在一些实施例中，穿隧介电层12可包括合适的介电材料，例如氧化物；浮动栅极结构20为导电材料，例如金属或掺杂多晶硅等；栅极间介电层30通常是多层氧化物-氮化物-氧化物(ONO)膜；电极层42的材料包括导电材料，例如为多晶硅或其他合适的导电材料；接触层44的材料包括金属硅化物，例如为硅化钨(WSi)；掩膜层46的材料包括合适的掩膜材料，例如为非晶硅(amorphous silicon，a-Si)、氧化硅、氮化硅(SiN)、氮化钛(TiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、其它合适的材料或其组合；盖层48可以包括介电材料，例如氮化硅、氮氧化硅、碳氧化硅、四乙氧基硅烷(Tetraethoxysilane，TEOS)或其组合。
接着，请参阅图2，在图1的半导体结构的阵列区100A以及周边区100B上沉积一层间隔物层，例如氮化层50。在图2中，上述氮化层50共形地(conformally)沉积在控制栅极结构40上及沉积在沟槽R中。用以形成上述氮化层50的材料例如为氮化硅等合适的含氮材料。沉积氮化层50的工艺包括合适的化学气相沉积(chemical vapor deposition，CVD)工艺，例如常压化学气相沉积(atmospheric pressure CVD，APCVD)、低压化学气相沉积(lowpressure CVD，LPCVD)、激光增强化学气相沉积(laser-enhanced CVD，LECVD)及/或等离子增强化学气相沉积(plasma enhanced CVD，PECVD)等合适的沉积工艺。
接着，请参阅图3，其绘示对氮化层50进行回刻蚀工艺之后的剖面图。在图3中，对上述半导体结构的阵列区100A及周边区100B进行刻蚀工艺以去除位于控制栅极结构40顶端的氮化层50，直到露出盖层48的顶部。剩余的氮化层50形成为第一间隔物55。第一间隔物55设置在控制栅极结构40的侧壁上，第一间隔物55的宽度从控制栅极结构40的顶部(靠近盖层48处)向底部(靠近电极层42处)渐增，且第一间隔物55的底部介于电极层42的顶面及底面之间。
此外，在上述刻蚀工艺后，露出电极层42的一部分，此时沟槽R的底表面为底表面S1，且底表面S1位于电极层42中。应注意的是，此时第一间隔物55的底部位于沟槽R的底表面S1的上方。上述刻蚀工艺包括例如反应离子刻蚀(reaction ion etching，RIE)、中性束刻蚀(neutral beam etching，NBE)等适合的刻蚀工艺，且上述刻蚀可以是各向异性的(anisotropic)。
接着，请参阅图4。在阵列区100A沿沟槽R刻蚀露出的电极层42，并露出部分栅极间介电层30，且此时沟槽R的底表面为底表面S2，位于栅极间介电层30中。而周边区100B的电极层42亦被刻蚀，而露出部分的栅极氧化物14。此处的刻蚀工艺可采用与图3采用的刻蚀工艺相同或相似的刻蚀工艺，于此不再赘述。
接着，请参阅图5，其绘示在上述半导体结构上设置掩膜M后，半导体结构的阵列区100A及周边区100B的剖面图。应注意的是，在图5中，掩膜M仅设置在半导体结构的周边区100B上，而未设置在阵列区100A上。藉此，在随后的工艺中，可保护周边区100B不受影响，而仅对阵列区100A产生影响。
在一些实施例中，可以由光阻材料形成上述掩膜M。在其他实施例中，也可共用其他可被选择性移除的硬掩膜，例如SiO2、SiN等。可以使用任何合适的工艺，如化学气相沉积或旋转涂布等工艺形成上述掩膜M。
接着，请参阅图6，其绘示对上述半导体结构进行适合的刻蚀工艺后，半导体结构的阵列区100A及周边区100B的剖面图。
在图6中，此刻蚀工艺去除沟槽R中的浮动栅极结构20及栅极间介电层30，并且露出部分的穿隧介电层12，此时沟槽R的底表面为底表面S3。如图6所示，沟槽R的底表面S3可略低于穿隧介电层12的上表面。此处进行的刻蚀工艺例如可为自对准刻蚀(self-alignetching)。此外，由于掩膜M设置在周边区100B上，因此在掩膜M下方的其他结构并未受到此处的刻蚀工艺影响，而维持与图5中的周边区100B相同的结构。
接着，请参阅图7，其绘示藉由合适的刻蚀工艺，去除掩膜M后的半导体结构的阵列区100A及周边区100B的剖面图。
如图7所示，在去除图6中的掩膜M后，露出了周边区100B的浮动栅极结构40及第一间隔物55。而阵列区100A并未受到影响，此时阵列区100A的结构与图6中的阵列区100A的结构相同。
接着，请参阅图8A，其绘示在阵列区100A的沟槽R中形成第二间隔物60、侧壁氧化层68及接触部件70后的剖面图。在一些实施例中，第二间隔物60可以是复合式的间隔物，且可包括第一氧化层62、氮化层64、及第二氧化层66，其中第一氧化层62、氮化层64、及第二氧化层66的侧壁互相接触，并形成层状的结构。应注意的是，由于在前述刻蚀工艺中，第一间隔物55可能会受到损伤，在第一氧化层62靠近第一间隔物55的一侧还设置有侧壁氧化层68(例如设置在第一氧化层62及第一间隔物55间，或设置在第一氧化层62及电极层42间等)，以填补在前述刻蚀工艺时第一间隔物55所受到的损伤。且第一氧化层62、氮化层64、第二氧化层66、及侧壁氧化层68在图8A中的高度大抵上相同。
接触部件70邻近栅极结构40的一侧设置，且接触部件70的材料可包括合适的导电材料，例如钨、钛、氮化钛等。形成第二间隔物60或侧壁氧化层68的工艺可包括各种合适的沉积、氧化、刻蚀等工艺。在形成第二间隔物60后，在沟槽R未形成第二间隔物60处沉积合适的导电材料，接着进行合适的回刻蚀或平坦化工艺，例如化学机械平坦化(chemicalmechanical planarization，CMP)工艺以形成接触部件70。
应注意的是，在图8A中，由于在形成第二间隔物60时会一并将穿隧介电层12蚀穿，因此接触部件70的底部延伸进入穿隧介电层12中，并接触基板10，以作为源极/漏极接触窗(source/drain contact)。
图8B是图8A中虚线部份的放大图。应注意的是，在图8B中，第一间隔物55的底面55A介于电极层42的顶面42A及底面42B之间。具体来说，第一间隔物55的底面55A距离电极层42的顶面42A及底面42B的距离分别为距离h1及距离h2。在一些实施例中，h1/h2的比值可约介于0.5到1之间。亦即，第一间隔物55覆盖电极层42的侧壁的比例约介于1/3到1/2间。藉此，可确保第一间隔物55完全覆盖电极层42上的接触层44的侧壁。
藉由在接触层44与侧壁氧化层68间插入第一间隔物55，可防止接触层44与侧壁氧化层68直接接触，从而避免接触层44与侧壁氧化层68中的元素发生扩散，而形成导电的结构(举例来说，可防止接触层44在后续的侧壁氧化工艺中被氧化，而产生例如WSixOy等导电的结构)，进而可解决字线漏电的问题。
此外，由于这种配置方式可防止接触层44被氧化，进而可避免接触层44中的原子因被氧化而体积膨胀，进而可减轻在例如沉积牺牲多晶硅的工艺时产生孔洞(Void)或缝隙(Seam)的程度，以降低后续牺牲多晶硅刻蚀残留导致的良率损失。
此外，在图8B中，侧壁氧化层68直接接触电极层42的侧壁42C，并且第一间隔物55的侧壁55B会与电极层42的侧壁42C共同形成一连续侧壁，此连续侧壁与侧壁氧化层68的侧壁直接接触。应注意的是，第一间隔物55延伸进入电极层42中，并使得电极层42在图8B中具有阶梯状的侧壁。藉此，可达到保护接触层44的效果，并防止前述字线漏电的问题。
为了确保接触层44与接触部件70之间的绝缘，因此介于接触层44与接触部件70的第一间隔物55、第二间隔物60、及侧壁氧化层68加总的宽度W(接触层44与接触部件70间的最小距离)需大于一特定数值，以提供绝缘。举例来说，如图8B所示，第一间隔物55、第二间隔物60、及侧壁氧化层68加总的宽度W介于约
到
间。因此，可防止接触层44与接触部件70间的距离过近，以避免发生短路或漏电的问题。
请参阅图9A及图9B，其中图9A为根据本发明另一实施例绘示的半导体结构的阵列区200的剖面图，而图9B是图9A虚线区域的放大图。
在图9A及图9B中，与图8A中所示的阵列区100A不同的是，图9A中的第一氧化层62’、氮化层64’、及第二氧化层66’具有不同的高度。详细而言，阵列区200的第二间隔物60’可包括第一氧化层62’、氮化层64’、及第二氧化层66’，其中氮化层62’的高度大于氮化层64’的高度，且氮化层64’的高度大于第二氧化层66’的高度。此外，在图9B中，可看到第一氧化层62’及第二氧化层66’并未完全包围氮化层64’，其中氮化层64’的顶部露出于第一氧化层62’及第二氧化层66’，且与侧壁氧化层68’直接接触。因此，可提供更大的工艺弹性。
请参阅图10A及图10B，其中图10A为根据本发明另一实施例绘示的半导体结构阵列区300的剖面图，而图10B是图10A虚线区域的放大图。
在图10A及图10B中，与图9A中所示的阵列区200不同的是，图10A的第二间隔物60”可包括第一氧化层62”、氮化层64”、及第二氧化层66”，且氮化层64”包覆在第一氧化层62”及第二氧化层66”间。换句话说，氮化层64”的高度小于第一氧化层62”及第二氧化层66”的高度，且氮化层64”的顶部并未从第一氧化层62”及第二氧化层66”露出，亦即氮化层64”并未与侧壁氧化层68”直接接触。因此，可提供更大的工艺弹性。
综上所述，本发明提供了一种用以防止字线漏电的半导体结构及其制造方法。藉由在控制栅极结构的侧壁上设置间隔物，可避免制造半导体结构时所发生的扩散现象，以防止发生字线漏电的问题，并且减轻在沉积牺牲多晶硅时所产生的孔洞或缝隙，从而增加工艺良率。
上述内容概述许多实施例的特征，因此任何本领域技术人员，可更加理解本发明的各面向。任何本领域技术人员，可无困难地以本发明为基础，设计或修改其他工艺及结构，以达到与本发明实施例相同的目的及/或得到相同的优点。任何本领域技术人员也应了解，在不脱离本发明的精神及范围内做不同改变、代替及修改，如此等效的创造并没有超出本发明的精神及范围。
Claims (10)
1.一种半导体结构，其特征在于，包括：
一基板；
一栅极结构，包括：
一浮动栅极结构，设置在该基板上；
一栅极间介电层，设置在该浮动栅极结构上；
一控制栅极结构，设置在该栅极间介电层上，包括：
一电极层，设置在该栅极间介电层上；
一接触层，设置在该电极层上；以及
一盖层，设置在该接触层上；以及
一第一间隔物，设置在该控制栅极结构的一侧壁上，覆盖该电极层、该接触层、及该盖层，且该第一间隔物的一底面介于该电极层的一底面及一顶面间。
2.如权利要求1所述的半导体结构，其特征在于，更包括一侧壁氧化层，设置在该栅极结构的一侧壁上，其中该第一间隔物设置在该栅极结构及该侧壁氧化层间。
3.如权利要求2所述的半导体结构，其特征在于，更包括一第二间隔物，设置在该侧壁氧化层上，其中该第二间隔物包括：
一第一氧化层，直接接触该侧壁氧化层；
一氮化层，设置在该第一氧化层上；以及
一第二氧化层，设置在该氮化层上。
4.如权利要求3所述的半导体结构，其特征在于，该第一间隔物、该侧壁氧化层、及该第二间隔物加总的宽度介于
到
间。
5.如权利要求2所述的半导体结构，其特征在于，该侧壁氧化层直接接触该电极层的一侧壁。
6.如权利要求5所述的半导体结构，其特征在于，该第一间隔物的一侧壁与该电极层的该侧壁形成一连续侧壁。
7.如权利要求1所述的半导体结构，其特征在于，该第一间隔物的该底面到该电极层的该顶面的距离与该第一间隔物的该底面到该电极层的一底面的距离的比值大于0.5。
8.一种形成半导体结构的方法，其特征在于，包括：
提供一基板；
在该基板上形成一栅极结构，其中形成该栅极结构包括：
在该基板上形成一浮动栅极结构；
在该浮动栅极结构上形成一栅极间介电层；
在该栅极间介电层上形成一控制栅极结构，且该控制栅极结构包括：
一电极层，形成在该栅极间介电层上；
一接触层，形成在该电极层上；以及
一盖层，形成在该接触层上；以及
在该控制栅极结构的一侧壁上形成一第一间隔物，其中该第一间隔物覆盖该电极层、该接触层、及该盖层，且该第一间隔物的一底面介于该电极层的一底面及一顶面间。
9.如权利要求8所述的形成半导体结构的方法，其特征在于，更包括在该栅极结构的该侧壁上形成一侧壁氧化层，其中该第一间隔物设置在该栅极结构及该侧壁氧化层间。
10.如权利要求9所述的形成半导体结构的方法，其特征在于，更包括在该侧壁氧化层上形成一第二间隔物，且该第二间隔物包括：
一第一氧化层，直接接触该侧壁氧化层；
一氮化层，设置在该第一氧化层上；以及
一第二氧化层，设置在该氮化层上。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107171A (en) * | 1998-07-09 | 2000-08-22 | Vanguard International Semiconductor Corporation | Method to manufacture metal gate of integrated circuits |
| US20060019445A1 (en) * | 2004-07-21 | 2006-01-26 | Tung-Po Chen | Non-volatile memory and manufacturing method thereof |
| US7307008B2 (en) * | 2002-08-21 | 2007-12-11 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices including a multi-layer poly film cell pad contact hole |
| CN102299063A (zh) * | 2010-06-23 | 2011-12-28 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN103474334A (zh) * | 2012-06-06 | 2013-12-25 | 华邦电子股份有限公司 | 半导体工艺 |
| CN104425366A (zh) * | 2013-08-20 | 2015-03-18 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构的形成方法 |
| CN102938406B (zh) * | 2012-11-21 | 2016-12-21 | 上海华虹宏力半导体制造有限公司 | 分栅式闪存及其形成方法 |
-
2018
- 2018-11-30 CN CN201811450645.XA patent/CN111261695B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107171A (en) * | 1998-07-09 | 2000-08-22 | Vanguard International Semiconductor Corporation | Method to manufacture metal gate of integrated circuits |
| US7307008B2 (en) * | 2002-08-21 | 2007-12-11 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices including a multi-layer poly film cell pad contact hole |
| US20060019445A1 (en) * | 2004-07-21 | 2006-01-26 | Tung-Po Chen | Non-volatile memory and manufacturing method thereof |
| CN102299063A (zh) * | 2010-06-23 | 2011-12-28 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN103474334A (zh) * | 2012-06-06 | 2013-12-25 | 华邦电子股份有限公司 | 半导体工艺 |
| CN102938406B (zh) * | 2012-11-21 | 2016-12-21 | 上海华虹宏力半导体制造有限公司 | 分栅式闪存及其形成方法 |
| CN104425366A (zh) * | 2013-08-20 | 2015-03-18 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构的形成方法 |
Also Published As
| Publication number | Publication date |
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