CN115312525A - 半导体结构及其形成方法 - Google Patents

Abstract

本发明提供一种半导体结构及其形成方法，该方法包含：依序形成第一至第三牺牲层于基板上。基板包含存储器单元区域及周边区域。周边区域包含字线区域。移除字线区域中的第二及第三牺牲层，以暴露位于字线区域中的第一牺牲层的顶表面。移除字线区域中的第一牺牲层以及存储器单元区域中的第三牺牲层。在字线区域中形成字线介电层于基板上。形成第一导电层于字线介电层上。移除存储器单元区域中的第一及第二牺牲层。在存储器单元区域中形成穿隧介电层于基板上。穿隧介电层的厚度小于字线介电层的厚度。形成浮置栅极层于穿隧介电层上。

Description

半导体结构及其形成方法

技术领域

本发明关于半导体结构及其形成方法，特别是关于具有小周边区域尺寸的半导体结构及其形成方法。

背景技术

一般而言，电子存储器可分为挥发性存储器与非挥发性存储器。而在非挥发性存储器中，快闪存储器(flash memory)因为具有低耗电、低成本及高可靠性等优点，因此使得快闪存储器的发展广受瞩目。

一般来说，快闪存储器芯片(flash chip)可区分为存储器单元区域(memory cellarea)及周边区域(peripheral area)。目前，因为难以缩小周边区域的尺寸，因而无法降低快闪存储器芯片的尺寸。其中，难以缩小周边区域的原因之一即为周边区域中需要设置用于提供快闪存储器单元电压的电荷泵(charge pump)。因此，在难以有效缩小电荷泵尺寸的情况下，也难以缩小周边区域的尺寸。

发明内容

鉴于上述问题，本发明通过设置具有ONO(oxide-nitride-oxide)结构的介电层堆叠物(dielectric stack)以及在不同区域中设置彼此具有特定厚度关系的介电层，来提升字线区域中字线结构单元的耐电压程度。在快闪存储器芯片整体需要达到特定电压值的情况下，本发明所公开的字线结构单元能够承受较大的电压，因此能够减少字线结构单元的数量，亦即减少字线结构需要占据的周边区域的面积，进而减少周边区域尺寸，从而具有更佳的半导体结构特性。

根据一些实施例，提供一种半导体结构的形成方法。半导体结构的形成方法包含：形成第一牺牲层于基板上。基板包含存储器单元区域及周边区域。周边区域包含字线区域。形成第二牺牲层于第一牺牲层上。形成第三牺牲层于第二牺牲层上。移除字线区域中的第三牺牲层及第二牺牲层，以暴露位于字线区域中的第一牺牲层的顶表面。移除字线区域中的第一牺牲层以及存储器单元区域中的第三牺牲层。在字线区域中形成字线介电层于基板上。形成第一导电层于字线介电层上。移除存储器单元区域中的第二牺牲层。移除存储器单元区域中的第一牺牲层。在存储器单元区域中形成穿隧介电层于基板上。穿隧介电层的厚度小于字线介电层的厚度。形成浮置栅极层于穿隧介电层上。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1至图19是根据本发明的一些实施例，绘示在各个阶段形成半导体结构的剖面示意图。

附图标号：

1：半导体结构

100：基板

110：第一牺牲层

120：第二牺牲层

121：第一硬掩膜层

122：第三牺牲层

130：隔离结构

200：字线介电层

300,500：导电材料

310：第一导电层

400：穿隧介电层

510：浮置栅极层

511：第二硬掩膜层

600：栅极介电层

710：栅极层

800：介电堆叠物

810：第一子介电层

820：第二子介电层

830：第三子介电层

910：控制栅极层

911：第二导电层

920：覆盖层

BLA：位线区域

CA：存储器单元区域

DA：装置区域

PA：周边区域

WLA：字线区域

具体实施方式

图1至图19是根据本发明的一些实施例，说明形成半导体结构1在各个阶段的剖面示意图。

参照图1，在一些实施例中，提供基板100。在一些实施例中，基板100包含存储器单元区域(memory cell area)CA及周边区域(peripheral area)PA。在一些实施例中，周边区域PA包含电子装置的装置区域DA、字线的字线区域WLA以及位线的位线区域BLA。在一些实施例中，装置区域DA设置于字线区域WLA与存储器单元区域CA之间。在一些实施例中，字线区域WLA设置于装置区域DA及位线区域BLA之间。然而本发明不限制于此。

为便于说明，在本发明图式中，各区域以单元(cell)结构绘示，举例而言，在字线区域WLA中的结构可称为字线结构单元，在位线区域BLA中的结构可称为位线结构单元。

参照图2，形成第一牺牲层110于基板100上，且形成第二牺牲层120于第一牺牲层110上。在一些实施例中，第一牺牲层110及/或第二牺牲层120可为或可包含氧化物、氮化物、氮氧化物、其组合、或其它任何适合的材料，但本发明不限制于此。其中第一牺牲层110及/或第二牺牲层120可通过沉积工艺来形成。

如图2所示，在一些实施例中，可进一步形成第一硬掩膜层121于第二牺牲层120上，以通过第一硬掩膜层121作为刻蚀掩膜来进行后续刻蚀工艺。在一些实施例中，第一硬掩膜层121可通过CVD沉积或其他合适的工艺而得。在一些实施例中，第一硬掩膜层121可包含氧化物、氮化物、氮氧化物、碳化物或其组合。

在一些实施例中，在形成第一硬掩膜层121于第二牺牲层120上之后，可形成光阻层于第一硬掩膜层121上，并依照需求对光阻层进行曝光，以获得图案化光阻层。然后，使用前述图案化光阻层作为刻蚀掩膜，刻蚀第一硬掩膜层121来形成图案化第一硬掩膜层121。

参照图3，在一些实施例中，接着使用前述图案化第一硬掩膜层121作为刻蚀掩膜，并刻蚀第二牺牲层120、第一牺牲层110以及基板100，以形成位于基板100、第一牺牲层110以及第二牺牲层120中的沟槽，并通过前述步骤来定义本发明的半导体结构中的主动区域(active area)。在一些实施例中，经刻蚀的第一牺牲层110以及第二牺牲层120被贯穿，而基板100则未被贯穿，可理解的是，能够根据需求调整刻蚀基板100的深度。在一些实施例中，基于不同的刻蚀参数，位于存储器单元区域CA中的沟槽可为U形沟槽，而位于周边区域PA中的沟槽可为凹形沟槽。在一些实施例中，位于存储器单元区域CA中的沟槽之间的间距(space)可小于位于周边区域PA中的沟槽之间的间距，因此如图3所示的沟槽的相对尺寸仅为例示性而非限制性。

参照图4，在后续形成第三牺牲层于第二牺牲层120上之前，形成隔离结构130于基板100上且于前述沟槽中，以使隔离结构130位于基板100、第一牺牲层110及第二牺牲层120中。

在一些实施例中，形成隔离结构130于基板100上的步骤可进一步包含：填充隔离材料层于前述沟槽中；以及执行平坦化工艺，使隔离材料层的顶表面与第二牺牲层120的顶表面实质上(substantially)共平面，而形成位于基板100上的隔离结构130。在一些实施例中，隔离结构130可为浅沟槽隔离结构。在一些实施例中，隔离结构130可包含不同的隔离材料，以分别填充具有不同深宽比的沟槽。

参照图5，形成第三牺牲层122于第二牺牲层120上，具体而言，第三牺牲层122形成于第二牺牲层120及隔离结构130。在一些实施例中，第三牺牲层122与第一牺牲层120可包含相同或不同的材料。在一些实施例中，第三牺牲层122可包含以四乙氧基硅烷(tetraethoxysilane，TEOS)作为前驱物而形成的氧化物。在一些实施例中，第三牺牲层122与第一牺牲层120的厚度可为实质上(substantially)相同。

参照图6，移除字线区域WLA中的第二牺牲层120及第三牺牲层122，以暴露位于字线区域WLA中的第一牺牲层110的上表面。在一些实施例中，通过光刻及刻蚀工艺来移除字线区域WLA中的第二牺牲层120及第三牺牲层122。举例而言，在一些实施例中，可先形成图案化光阻层，以覆盖存储器单元区域CA、装置区域DA以及位线区域BLA并暴露字线区域WLA。接着，通过湿法刻蚀来移除位于字线区域WLA中的第三牺牲层122。类似地，可再形成图案化光阻层，以覆盖存储器单元区域CA、装置区域DA、位线区域BLA、以及字线区域WLA中的隔离结构130，并暴露字线区域WLA中第二牺牲层120。接着，再移除位于字线区域WLA中的第二牺牲层120。

参照图7，移除字线区域WLA中的第一牺牲层110以及存储器单元区域CA、装置区域DA以及位线区域BLA中的第三牺牲层122。在一些实施例中，由于第一牺牲层110的厚度与第三牺牲层122的厚度可为实质上相同，因此可在同一道工艺中执行移除字线区域WLA中的第一牺牲层110的步骤以及移除存储器单元区域CA、装置区域DA以及位线区域BLA中的第三牺牲层122的步骤，藉此同时暴露字线区域WLA的基板100的顶表面、以及除了字线区域WLA以外的区域中的隔离结构130及第二牺牲层120的顶表面，所以能够节省工艺成本。

参照图8，在字线区域WLA中形成字线介电层200于基板100上。在一些实施例中，可通过热氧化工艺来形成字线介电层200。在一些实施例中，字线介电层200的厚度是基于字线区域WLA的预期耐受电压而决定，举例而言，若字线区域WLA的预期耐受电压越高，则字线介电层200的厚度越厚。在一些实施例中，字线介电层200的厚度可为10nm～20nm。在一些实施例中，通过APCVD来形成字线介电层200在字线区域WLA中的基板100上。在一些实施例中，字线介电层200可为或可包含氧化物、氮化物、氮氧化物、其组合、或其它任何适合的介电材料，但本发明不限制于此。在一些实施例中，字线介电层200的厚度可大于第一牺牲层110的厚度。

参照图9，形成导电材料300于基板100上，具体而言，形成导电材料300于隔离结构130、第二牺牲层120以及字线介电层200上。在一些实施例中，在字线区域WLA中，由于隔离结构130的顶表面高于字线介电层200的顶表面，也就是说隔离结构130的顶表面相较于字线介电层200的顶表面更远离基板100，因此形成一沟槽。在形成导电材料300于前述沟槽时，可能会产生凹部(recess)。因此，为了增加本发明的半导体结构的可靠性，需要确保凹部的底表面高于隔离结构130的顶表面，以形成具有良好电性的导电层。在一些实施例中，导电材料300可包含多晶硅(polycrystalline silicon)、非晶硅(amorphous silicon)、金属、金属氮化物、导电金属氧化物、其组合、或其他合适的材料，但本发明不限制于此。

参照图10，执行平坦化工艺，来移除位于存储器单元区域CA、装置区域DA及位线区域BLA上的第一导电材料，并使得在字线区域WLA中的第一导电材料的顶表面与隔离结构130的顶表面实质上(substantially)共平面，而在字线区域WLA中形成第一导电层310于字线介电层200上。

参照图11，移除位于存储器单元区域CA中的第二牺牲层120，以暴露位于存储器单元区域CA中的第一牺牲层110。在一些实施例中，在移除位于存储器单元区域CA中的第二牺牲层120的步骤中可进一步移除位于装置区域DA及位线区域BLA中的第二牺牲层120，换句话说，可在同一道工艺中执行移除位于存储器单元区域CA中的第二牺牲层120的步骤以及移除位于装置区域DA及位线区域BLA中的第二牺牲层120的步骤。在一些实施例中，可通过刻蚀工艺来进行移除。在一些实施例中，移除位于存储器单元区域CA中的第二牺牲层120的工艺可与移除字线区域WLA中的第二牺牲层120的工艺为相同或不同。在一些实施例中，详细而言，可形成图案化光阻层，以覆盖字线区域WLA，并暴露存储器单元区域CA、装置区域DA及位线区域BLA。接着，再移除位于存储器单元区域CA、装置区域DA及位线区域BLA中的第二牺牲层120，以暴露位于存储器单元区域CA、装置区域DA及位线区域BLA中的第一牺牲层110。

参照图12，移除位于存储器单元区域CA中的第一牺牲层110，以暴露位于存储器单元区域CA中基板100的顶表面。在一些实施例中，在移除位于存储器单元区域CA中的第一牺牲层110的步骤中可进一步移除位于位线区域BLA中的第一牺牲层110，换句话说，可在同一道工艺中执行移除位于存储器单元区域CA中的第一牺牲层110的步骤以及移除位于位线区域BLA中的第一牺牲层110的步骤。在一些实施例中，详细而言，可形成图案化光阻层，以覆盖字线区域WLA及装置区域DA，并暴露存储器单元区域CA及位线区域BLA。接着，再移除位于存储器单元区域CA及位线区域BLA中的第一牺牲层110，以暴露位于存储器单元区域CA及位线区域BLA中基板100。

参照图13，在存储器单元区域CA中形成穿隧介电层(tunneling dielectriclayer)400于基板100上。在一些实施例中，可形成穿隧介电层400于在存储器单元区域CA及周边区域PA中的基板100上，具体而言，穿隧介电层400可形成于存储器单元区域CA中的基板100上、装置区域DA中的第一牺牲层110上、字线区域WLA中的隔离结构130及第一导电层310上、以及位线区域BLA中的基板100上。也就是说，穿隧介电层400可延伸至位线区域BLA中。在一些实施例中，可以热氧化工艺来形成穿隧介电层400。在一些实施例中，穿隧介电层400的厚度小于字线介电层200的厚度。在一些实施例中，穿隧介电层400的厚度可为8nm～12nm。在一些实施例中，字线介电层200与穿隧介电层400的厚度比例为1.25～1.67。在一些实施例中，可通过上述工艺，使得在本发明的半导体结构中的不同区域中的介电层厚度为不同，举例而言，使得在存储器单元区域CA中的穿隧介电层400具有能够快速响应的较薄厚度，并使得在字线区域WLA中的字线介电层200具有能够耐高电压的较厚厚度。

接着，在一些实施例中，形成导电材料500于基板100上，具体而言，形成导电材料500于存储器单元区域CA及周边区域PA中的隔离结构130及穿隧介电层400上。在一些实施例中，在存储器单元区域CA中，由于隔离结构130的顶表面高于穿隧介电层400的顶表面，也就是说隔离结构130的顶表面相较于穿隧介电层400的顶表面更远离基板100，因此形成一沟槽。在形成导电材料500于前述沟槽时，可能会产生凹部。因此，为了增加本发明的半导体结构的可靠性，需要确保凹部的底表面高于隔离结构130的顶表面，以形成具有良好电性的导电层。在一些实施例中，亦类似地确保在装置区域DA及位线区域BLA中的导电层的可靠性。在一些实施例中，导电材料500可与第一导电材料为相同或不同。导电材料500可为或可包含多晶硅、非晶硅、金属、金属氮化物、导电金属氧化物、其组合、或其他合适的材料，但本发明不限制于此。

参照图14，执行平坦化工艺，使得在存储器单元区域CA中的第二导电材料的顶表面与隔离结构130的顶表面实质上(substantially)共平面，而在存储器单元区域CA中形成浮置栅极(floating gate)层510于穿隧介电层400上。在一些实施例中，执行前述平坦化工艺进一步包含移除位于字线区域WLA中的第二导电材料及穿隧介电层400，以暴露字线区域WLA中的第一导电层310的顶表面。

参照图15，形成第二硬掩膜层511于存储器单元区域CA、字线区域WLA及位线区域BLA中，具体而言，第二硬掩膜层511形成于存储器单元区域CA中的浮置栅极层510上、形成于字线区域WLA中的第一导电层310上、以及形成于位线区域BLA中的浮置栅极层510上，以暴露装置区域DA。在一些实施例中，第二硬掩膜层511与第一硬掩膜层121可为相同或不同。在一些实施例中，第二硬掩膜层511可包含氧化物、氮化物、氮氧化物、碳化物、或其组合。在一些实施例中，第二硬掩膜层511可包含以四乙氧基硅烷作为前驱物而形成的氧化物及氮化硅，且相较于氮化硅，前述四乙氧基硅烷作为前驱物而形成的氧化物更接近基板100。

接着，以第二硬掩膜511作为刻蚀掩膜，移除装置区域DA中的浮置栅极层510，并移除装置区域中的隔离结构130的一部分。在一些实施例中，装置区域DA中的经移除的隔离结构130的顶表面高于穿隧介电层400的顶表面。

参照图16，接续上述，以第二硬掩膜511作为刻蚀掩膜，移除装置区域DA中的穿隧介电层400及第一牺牲层110，以暴露装置区域中的基板100。

参照图17，在装置区域DA中形成栅极介电层600于基板100上，并通过导电材料形成栅极层710于栅极介电层600上。在一些实施例中，栅极介电层600可包含氧化物、氮化物、氮氧化物、高介电常数(high-k)材料、其组合、或其它任何适合介电材料，但本发明不限制于此。在一些实施例中，形成栅极介电层600的工艺类似于前述形成浮置栅极层510的工艺。在一实施例中，可执行进一步工艺，以使装置区域DA中的结构作为设置于装置区域DA内的电晶体。在一些实施例中，栅极介电层600的厚度是基于后续形成的电晶体的操作需求而定。在一些实施例中，栅极介电层600的厚度可为12nm～20nm。在一些实施例中，栅极介电层600的厚度不同于字线介电层200及穿隧介电层400的厚度。

参照图18，移除第二硬掩膜511，并移除位于存储器单元区域CA、字线区域WLA及位线区域BLA中的隔离结构130的一部分。在一些实施例中，移除隔离结构130的一部分，使得在存储器单元区域CA中的隔离结构130的顶表面介于穿隧介电层400的顶表面及浮置栅极层510的顶表面之间；使得在字线区域WLA中的隔离结构130的顶表面介于字线介电层200的顶表面及第一导电层310的顶表面之间；以及使得在位线区域BLA中的隔离结构130的顶表面介于穿隧介电层400的顶表面及浮置栅极层510的顶表面之间。接着，顺应性形成介电堆叠物800于基板100上，具体而言，在存储器单元区域CA中形成介电堆叠物800于隔离结构130及浮置栅极层510上；在装置区域DA中形成介电堆叠物800于栅极层710上；在字线区域WLA中形成介电堆叠物800于隔离结构130及字线介电层200上；以及在位线区域BLA中形成介电堆叠物800于隔离结构130及浮置栅极层510上。

在一些实施例中，在存储器单元区域CA、字线区域WLA及位线区域BLA中的介电堆叠物800包含远离基板凸出的凸形结构。因此，相较设置于隔离结构130上的介电堆叠物800，设置于存储器单元区域CA及位线区域BLA中的浮置栅极层510上的介电堆叠物800、以及设置于字线区域WLA中的第一导电层310上的介电堆叠物800更远离基板100。

如图18所示，介电堆叠物800包含第一子介电层810、第二子介电层820及第三子介电层830。在一些实施例中，形成介电堆叠物800的步骤可进一步包含形成第一子介电层810于隔离结构130、第一导电层310、浮置栅极层510及栅极层710上；形成第二子介电层820于第一子介电层810上；以及形成第三子介电层830于第二子介电层820上。在一些实施例中，介电堆叠物800可包含不同材料的层。在一些实施例中，介电层堆叠物800可包含氧化物、氮化物、氮氧化物、其组合、或其它任何适合的材料，但本发明不限制于此。在一些实施例中，第一子介电层810及第三子介电层830包含氧化物，且第二子介电层820包含氮化物，因此本发明的半导体结构可具有氧化物-氮化物-氧化物的ONO结构。

参照图19，移除位于装置区域DA中的介电堆叠物800，并形成控制栅极层910于存储器单元区域CA中的介电堆叠物800上。在一些实施例中，控制栅极层910可包含或可为多晶硅、非晶硅、金属、金属氮化物、导电金属氧化物、其组合、或其他合适的材料。

在一些实施例中，进一步包含形成第二导电层911于字线区域WLA中的介电堆叠物800上。控制栅极层910的材料可与第二导电层911为相同或不同。在一些实施例中，可在同一道工艺中执行形成控制栅极层910的步骤以及形成第二导电层911的步骤，换句话说，控制栅极层910的材料可与第二导电层911的材料相同。在一些实施例中，进一步形成覆盖层920于存储器单元区域CA及位线区域BLA中的控制栅极层910上、于装置区域DA中的栅极层710上、以及字线区域WLA中的第二导电层911上，而保护设置于覆盖层920之下的所有部件，以获得本发明的半导体结构1。在一些实施例中，覆盖层920可包含氧化物、氮化物、氮氧化物、其组合、或其它任何适合的材料。

需特别说明的是，在一些实施例中，位于字线区域WLA中的第一导电层310及第二导电层911、以及位于位线区域BLA中的浮置栅极层510及控制栅极层910可作为存储器芯片的布线使用，以提供各部件之间的电性连接。

综上所述，本发明的半导体结构包含为ONO结构的介电层堆叠物，且ONO结构还包含远离基板凸出的凸形结构，因此能够有效地提升耐电压程度。再者，本发明的半导体结构包含设置在不同区域中且彼此具有特定厚度关系的介电层，因此能够调整不同区域的电性特征。

Claims (10)

1.一种半导体结构的形成方法，其特征在于，包括：

形成一第一牺牲层于一基板上，其中所述基板包含一存储器单元区域及一周边区域，所述周边区域包括一字线区域；

形成一第二牺牲层于所述第一牺牲层上；

形成一第三牺牲层于所述第二牺牲层上；

移除所述字线区域中的所述第三牺牲层及所述第二牺牲层，以暴露位于所述字线区域中的所述第一牺牲层的顶表面；

移除所述字线区域中的所述第一牺牲层以及所述存储器单元区域中的所述第三牺牲层；

在所述字线区域中形成一字线介电层于所述基板上；

形成一第一导电层于所述字线介电层上；

移除所述存储器单元区域中的所述第二牺牲层；

移除所述存储器单元区域中的所述第一牺牲层；

在所述存储器单元区域中形成一穿隧介电层于所述基板上，其中所述穿隧介电层的厚度小于所述字线介电层的厚度；以及

形成一浮置栅极层于所述穿隧介电层上。

2.根据权利要求1所述的形成方法，其特征在于：

在所述存储器单元区域中形成所述穿隧介电层于所述基板上的步骤进一步包含：形成所述穿隧介电层于所述字线区域中的所述第一导电层上；

在形成所述浮置栅极层于所述穿隧介电层上的步骤中进一步包含：形成所述浮置栅极层于所述字线区域中的所述穿隧介电层上；以及

所述形成方法包含：

移除位于所述字线区域中的所述浮置栅极层及所述穿隧介电层，以暴露所述第一导电层的顶表面。

3.根据权利要求1所述的形成方法，其特征在于，在形成所述第三牺牲层于所述第二牺牲层上之前，形成一隔离结构于所述基板上，且所述隔离结构位于所述基板、所述第一牺牲层及所述第二牺牲层中，且所述第三牺牲层形成于所述第二牺牲层上及所述隔离结构上，且所述形成方法还包含：

移除所述隔离结构的一部分；

形成一介电堆叠物于所述隔离结构、所述第一导电层及所述浮置栅极层上，以使设置于所述第一导电层及所述浮置栅极层上的所述介电堆叠物相较于设置于所述隔离结构上的所述介电堆叠物更远离所述基板；

形成一控制栅极层于所述存储器单元区域中的所述介电堆叠物上；以及

形成一第二导电层于所述字线区域中的所述介电堆叠物上。

4.根据权利要求3所述的形成方法，其特征在于：

所述周边区域进一步包含一装置区域，所述装置区域介于所述字线区域及所述存储器单元区域之间；

在移除所述存储器单元区域中的所述第二牺牲层的步骤中进一步包含：移除所述装置区域中的所述第二牺牲层；以及

在所述存储器单元区域中形成所述穿隧介电层于所述基板上的步骤中进一步包含：在所述装置区域中的所述第一牺牲层上形成所述穿隧介电层。

5.根据权利要求4所述的形成方法，其特征在于，还包含：

移除在所述装置区域中的所述浮置栅极层及所述隔离结构的一部分；

移除在所述装置区域中的所述穿隧介电层及所述第一牺牲层；

在所述装置区域中形成一栅极介电层于所述基板上；

形成一栅极层于所述栅极介电层上。

6.根据权利要求5所述的形成方法，其特征在于，所述栅极介电层的厚度不同于所述字线介电层及所述穿隧介电层的厚度。

7.根据权利要求3所述的形成方法，其特征在于，在移除所述隔离结构的所述部分的步骤中，使得在所述字线区域中的所述隔离结构的顶表面介于所述字线介电层的顶表面及所述第一导电层的顶表面之间，并使得所述存储器单元区域中的所述隔离结构的顶表面介于所述穿隧介电层的顶表面及所述浮置栅极层的顶表面之间。

8.一种半导体结构，其特征在于，包含：

一基板，所述基板包含一存储器单元区域及一周边区域，所述周边区域包含一字线区域；

一字线介电层，设置于所述字线区域中的所述基板上；

一穿隧介电层，设置于所述存储器单元区域中的所述基板上，其中所述穿隧介电层的厚度小于所述字线介电层的厚度；

一隔离结构，设置于所述基板上，且所述隔离结构的顶表面高于所述字线介电层及所述穿隧介电层的顶表面；

一第一导电层，设置于所述字线介电层上；以及

一浮置栅极层，设置于所述穿隧介电层上。

9.根据权利要求8所述的半导体结构，其特征在于，所述字线区域中的所述隔离结构的顶表面低于所述第一导电层的顶表面，且所述存储器单元区域中的所述隔离结构的顶表面低于所述浮置栅极层的顶表面。

10.根据权利要求8所述的半导体结构，其特征在于，还包含：

一介电堆叠物，设置于所述隔离结构、所述第一导电层及所述浮置栅极层上，且设置于所述第一导电层及所述浮置栅极层上的所述介电堆叠物相较于设置于所述隔离结构上的所述介电堆叠物更远离所述基板；

一控制栅极层，设置于所述存储器单元区域中的所述介电堆叠物上；以及

一第二导电层，设置于所述字线区域中的所述介电堆叠物上。

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