CN111199977B - 一种存储器及其制造方法 - Google Patents

Abstract

本发明提出一种存储器及其制造方法，包括：衬底；至少一浮栅结构，位于所述衬底上，所述浮栅结构依次包括浮栅介电层和浮栅电极层；至少一极间介电层，位于所述浮栅结构上；至少一源区，位于所述衬底中，且与所述浮栅结构的一端相邻；至少一漏区，位于所述衬底中，且与所述浮栅结构的另一端相邻；隔离层，位于所述衬底以及所述极间介电层上；层间介电层，位于所述隔离层上；多个接触插塞，位于所述层间介电层中，其中至少一个所述接触插塞的一端直接接触所述极间介电层，所述接触插塞的另一端连接金属层。本发明提出的存储器的制造方法简化了制造工艺，减小了存储器的体积；同时本发明提出的制造方法同样适用于制造存储器中逻辑区器件。

Description

一种存储器及其制造方法

技术领域

本发明涉及半导体领域，特别涉及一种存储器及其制造方法。

背景技术

存储器(Memory)是计算机系统中的记忆设备，用来存放程序和数据。存储器的主要功能是存储程序和各种数据，并能在计算机运行过程中高速、自动地完成程序或数据的存取。

随着半导体制程的趋势不断朝向提升芯片构装密度发展，因此存储器组件的设计便不断朝向节省空间的观念演进。为了将存储器组件缩小，存储器组件的尺寸已被压缩至次微米或纳米级的尺寸。随着半导体的演进，非挥发性存储器的制造也随着趋势而缩小组件尺寸，非挥发性存储器包括不同类型的组件，例如快速存储器，可擦除可编程只读存储器，电可擦除可编程只读存储器等。

快速存储器以及可擦除可编程只读存储器的非挥发性存储元件包括浮置栅极以及控制电极，一般可以分为叠栅式以及分栅式两种形式。典型的一种非易失性存储器设计成具有堆叠式栅极(Stack-Gate)结构，其中包括依序设置在基底上的穿隧氧化层、浮置栅极(Floating gate)、栅间介电层以及控制栅极(Control Gate)。对此快闪存储器元件进行编程或抹除操作时，是分别在源极区、漏极区与控制栅极上施加适当电压，以使电子注入多晶硅浮置栅极中，或将电子从多晶硅浮置栅极中拉出。

然而，随着集成电路正以更高的积集度朝向小型化的元件发展，所以必须缩小非易失性存储器的存储单元尺寸以增进其积集度。

发明内容

本发明提出一种存储器及其制造方法，简化了制造工艺同时能够减小存储器的尺寸大小。

为实现上述目的及其他目的，本发明提出一种存储器，包括：

衬底；

至少一浮栅结构，位于所述衬底上，所述浮栅结构依次包括浮栅介电层和浮栅电极层；

至少一极间介电层，位于所述浮栅结构上；

至少一源区，位于所述衬底中，且与所述浮栅结构的一端相邻；

至少一漏区，位于所述衬底中，且与所述浮栅结构的另一端相邻；

隔离层，位于所述衬底和所述极间介电层上；

层间介电层，位于所述隔离层上；

多个接触插塞，位于所述层间介电层中，其中至少一个所述接触插塞的一端直接接触所述极间介电层，所述接触插塞的另一端连接金属层。

在一些实施例中，所述浮栅介电层位于所述衬底上，所述浮栅电极层位于所述浮栅介电层上。

在一些实施例中，所述极间介电层位于所述浮栅电极层上。

在一些实施例中，所述浮栅结构位于所述源区与所述漏区之间，所述漏区与所述源区的掺杂类型相同，所述漏区与所述源区的掺杂离子类型相同，所述漏区使用第一类型掺杂，所述第一类型掺杂为N型或P型掺杂；所述源区使用第一类型掺杂，所述第一类型掺杂为N型或P型掺杂。

在一些实施例中，所述存储单元还包括侧墙结构，所述侧墙结构位于所述极间介电层以及所述浮栅结构的两侧，所述侧墙结构的高度低于或等于所述极间介电层的高度。

在一些实施例中，所述层间介电层位于所述隔离层上，所述层间介电层的厚度在3000-4000埃之间，所述层间介电层包括氧化物，例如为氧化硅。

在一些实施例中，所述存储单元包括多个所述接触插塞；所述接触插塞位于所述层间介电层中，所述接触插塞的另一端连接金属层，至少一个所述接触插塞的一端直接接触所述极间介电层，所述接触插塞的一端还连接所述源区及所述漏区，所述接触插塞包括钛/氮化钛阻挡层及钨层，所述金属层包括铜，金，钨。

本发明还提出一种存储器的制造方法，至少包括：

提供一衬底；

形成至少一浮栅结构于所述衬底上，所述浮栅结构依次包括浮栅介电层和浮栅电极层；

形成至少一极间介电层于所述浮栅结构上；

形成至少一源区以及至少一漏区于所述衬底中，所述源区与所述漏区分别位于所述浮栅结构的两端；

形成隔离层于所述衬底以及所述极间介电层上；

形成层间介电层于所述隔离层上；

形成多个接触孔于所述层间介电层中，以暴露所述源区，所述漏区以及所述极间介电层；

形成多个接触插塞于所述接触孔中，以形成金属互联结构；其中，至少一个所述接触插塞的一端直接接触所述极间介电层，所述接触插塞的另一端连接金属层。

在一些实施例中，形成所述浮栅结构的步骤包括：

形成浮栅介电层于所述衬底上，所述浮栅介电层包括氧化物，氮氧化物；

形成浮栅电极层于所述浮栅介电层上，所述浮栅电极层包括P型或N型多晶硅；

移除部分所述浮栅介电层以及所述浮栅电极层，以形成所述浮栅结构。

在一些实施例中，形成所述极间介电层的步骤包括：

形成极间介电层于所述衬底及所述浮栅结构上，所述极间介电层依次包括氧化硅-氮化硅-氧化硅；

移除所述衬底上的所述极间介电层，保留所述浮栅结构上的所述极间介电层。

在一些实施例中，形成所述源区以及漏区的步骤包括：

形成图案化光阻层于所述极间介电层上，以暴露部分衬底；

在暴露的部分衬底上进行第一类型掺杂，以形成所述源区，所述第一类型掺杂包括N型或P型掺杂；以及

在暴露的部分衬底上进行第一类型掺杂，以形成所述漏区，所述第一类型掺杂包括N型或P型掺杂。

在一些实施例中，形成所述隔离层的步骤包括：

通过化学气相沉积在所述衬底以及所述极间介电层上形成隔离层；

所述隔离层的材质包括氮化硅。

在一些实施例中，形成所述层间介电层的步骤包括：

形成层间介电层于所述隔离层上，所述层间介电层的厚度在3000-4000埃之间；

通过机械化学研磨对所述层间介电层的表面进行研磨，以获得平整的所述层间介电层。

在一些实施例中，形成所述接触孔的步骤包括：

形成图案化光阻层于所述层间介电层上；

移除部分所述层间介电层，形成所述接触孔，以暴露所述源区，所述漏区以及所述极间介电层。

在一些实施例中，形成所述接触插塞的步骤包括：

在所述接触孔内沉积填充物，以获得所述接触插塞，所述填充物包括钛/氮化钛阻挡层以及钨层，其中，至少一个所述接触插塞的一端直接接触所述极间介电层，所述接触插塞的另一端还连接所述源区以及漏区；

通过化学机械研磨使所述接触插塞和所述层间介电层的高度相等。

在一些实施例中，形成所述金属互联结构的步骤包括：

形成一金属层于所述层间介电层上；

形成图案化光阻层于所述金属层上；

移除部分所述金属层，保留所述接触插塞上的所述金属层，以形成所述金属互联结构。

本发明提出一种存储器及其制造方法，在制造接触孔后，通过对接触孔进行沉积填充，得到直接接触极间介电层与金属层的接触插塞，本发明提出的一种存储器的制造方法，简化了控制电极的制造工艺，降低了层间介电层的厚度，降低了工艺的复杂程度，降低了成本，同时又减小了存储器的体积，本发明提出的存储器的制造方法同样适用于存储器中逻辑区器件的制造。

附图说明

图1：本实施例提出的一种存储器的制造流程图；

图2-17：本实施例提出的一种存储器的制造方法各步骤剖面示意图。

符号说明

10 衬底

11 浅沟槽隔离结构

12 浮栅介电层

13 浮栅电极层

14 光阻层

15 极间介电层

16 源区

17 漏区

18 侧墙结构

19 隔离层

20 层间介电层

21 接触孔

22 接触插塞

23 金属层

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1-17，图1为本实施例提出的一种存储器的制造流程图，图2-17为本实施例提出的一种存储器的制造方法各步骤剖面示意图。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

请先参阅图17，本实施例提出一种存储器，包括：衬底10，至少一浮栅结构，至少一极间介电层15，至少一源区16，至少一漏区17，隔离层19，层间介电层20，多个接触插塞22以及金属层23。其中，所述衬底10可包括一阱层，所述衬底10中可形成有浅沟槽隔离结构11，以在所述衬底10中界定出多个有源区；所述浮栅结构位于所述衬底10上，所述浮栅结构包括浮栅介电层12以及浮栅电极层13，所述浮栅介电层12位于所述衬底10上，所述浮栅电极层13位于所述浮栅介电层12上，所述浮栅电极层13包括例如为P型或N型多晶硅，所述极间介电层15位于所述浮栅电极层13上，所述极间介电层15可包括例如为氧化硅或氮化硅材料。

请参阅图17，所述源区16位于所述衬底10中，所述源区16位于所述浮栅结构的一端，所述源区16采用第一类型掺杂，所述第一类型掺杂可包括N型或P型掺杂；所述漏区17位于所述衬底10中，所述漏区17位于所述浮栅结构的另一端，所述漏区17采用第一类型掺杂，所述第一类型掺杂可包括N型或P型掺杂，其中所述源区16和所述漏区17的掺杂类型可以相同，即所述源区16和所述漏区17的掺杂离子类型可以相同，所述源区16和所述漏区17的位置可允许调换。

请参阅图17，所述存储器还包括侧墙结构18，所述侧墙结构18位于所述极间介电层15以及所述浮栅结构的两侧，所述侧墙结构18的高度低于或等于所述极间介电层15高度；所述隔离层19位于所述衬底10、所述侧墙结构18以及所述极间介电层15上，所述隔离层19例如为氮化硅或其他隔离材料，所述隔离层19还允许当作接触孔21刻蚀的停止层。

请参阅图17，所述层间介电层20位于所述隔离层19上，所述层间介电层20覆盖所述极间介电层15，所述层间介电层20的厚度例如在3000-4000埃之间，又例如在3500-4000埃之间。所述接触插塞22位于所述层间介电层20中，至少一个所述接触插塞22的一端直接接触所述极间介电层15，所述接触插塞22的一端还连接所述源区16和所述漏区17，所述接触插塞22包括钛/氮化钛阻挡层以及金属钨；所述金属层23位于所述层间介电层20上，所述金属层23连接所述接触插塞22的另一端。

请参阅图17，在本实施例中，至少一个所述接触插塞22的一端直接接触所述极间介电层15，降低了所述层间介电层20的厚度，减小了整个存储单元的体积，同时，至少一个所述接触插塞22通过所述极间介电层15与所述浮栅结构连接，当在所述源区16，漏区17以及与所述极间介电层15接触的所述接触插塞22上施加电压，所述存储器即可进行编程，擦除，读写步骤。

请参阅图1-2，图1为本实施例提出的一种存储器的制造工艺流程图，在图2中，呈现了所提供的衬底10的剖面图，其中，所述衬底10中可形成有浅沟槽隔离结构11，以在所述衬底10中界定出多个有源区，其中，形成所述浅沟槽隔离结构11的方式例如可采用例如氧化隔离法或渠沟隔离法或其他隔离法。

在图2中，作为示例，所述衬底10可采用P型掺杂半导体衬底，例如P型硅衬底。在其它实施例中，所述衬底10也可采用N型掺杂半导体衬底，在这种情况下，后续所有描述的N型掺杂区域需要变换为P型。在另一实施例中，也可以采用三阱结构替代单纯的P型衬底，例如P型衬底中包含一较深的N阱，该N阱中形成有一P阱。本实施例中所述衬底10中包括一阱层。

在图3中，首先在所述衬底10上形成浮栅介电层12，所述浮栅介电层12的材质可包括例如氧化物，氮氧化物；形成所述浮栅介电层12的方式可例如为热生长方式；然后在所述浮栅介电层12上形成浮栅电极层13，所述浮栅电极层13的材质可包括例如P型或N型多晶硅；然后在所述浮栅电极层13上形成图案化光阻层14。

在图4中，作为示例，可采用各向异性刻蚀(Anisotropic etching)并结合一定程度的各向同性刻蚀(Isotropic etching)来形成所述浮栅结构，所述浮栅结构包括所述浮栅介电层12和所述浮栅电极层13；然后去除所述图案化光阻层14，然后再采用快速热退火工艺来修复注入损伤，并激活掺杂剂。

在图5-7中，首先去除所述图案化光阻层14；然后形成极间介电层15于所述衬底10以及所述浮栅电极层13上；然后在所述极间介电层15上形成图案化光阻层14，以限定所述极间介电层15；对所述极间介电层15进行刻蚀，去除所述衬底10上的所述极间介电层15，保留所述所述浮栅电极层13上的所述极间介电层15。

在图7中，作为示例，所述极间介电层15的材质包括氧化物(例如氧化硅)及氮化物(例如氮化硅)中的任意一种。在一实施例中，所述极间介电层15自下而上依次可包括第一氧化物层(例如氧化硅)、氮化物层(例如氮化硅)及第二氧化物层(例如氧化硅)。

在图8中，首先去除所述图案化光阻层14，然后在所述极间介电层15上形成另一图案化光阻层14，以暴露出部分所述衬底10，同时暴露出所述浮栅结构的两端。

在图8及图9中，对暴露出的所述衬底10进行第一类型掺杂，以形成源区16，所述源区16与所述浮栅结构的第一端相邻；以及同时对暴露出的部分所述衬底10上进行第一类型掺杂，以形成漏区17，所述漏区17与所述浮栅结构的第二端相邻，本实施例中，注入方向可选为垂直注入，在其它实施例中，也可以倾斜注入。所述第一类型掺杂可包括例如为N型或P型掺杂，所述源区16及所述源区17的掺杂离子类型相同。

在图10中，首先去除所述图案化光阻层14，然后再采用快速热退火工艺来修复注入损伤，并激活掺杂剂形成所述源区16及所述漏区17。所述源区16和所述漏区17分别位于所述浮栅结构的两端，所述源区16和所述漏区17的掺杂类型可以相同，即所述源区16和所述漏区17的掺杂离子类型可以相同，所述源区16和所述漏区17的位置可允许调换；本实施例中，通过一次掺杂即可形成所述源区16及所述漏区17。

在图11中，首先在所述衬底10上形成侧墙氧化层，所述侧墙氧化层的高度等于所述极间介电层15的高度，所述侧墙氧化层位于所述浮栅结构的两侧，然后通过干法刻蚀(例如感应耦合等离子体蚀刻)或湿法刻蚀或其他方式移除部分所述侧墙氧化层，本实施例中可利用干法刻蚀对所述侧墙氧化层进行整面刻蚀，以形成侧墙结构18。所述侧墙结构18的高度低于或等于所述极间介电层15。

在图12中，在所述衬底10，所述侧墙结构18以及所述极间介电层15上形成隔离层19，所述隔离层19的材质可例如为氮化硅，所述隔离层19的沉积方式可例如为化学气相沉积或其他方式，所述隔离层19允许作为接触孔21(如图14所示)的刻蚀的停止层。

在图13及图14中，在所述隔离层19上形成层间介电层20，然后对所述层间介电层20的表面进行研磨，所述层间介电层20的厚度例如在3000-4000埃之间，在一实施例中，所述层间介电层20的厚度又例如在3500-4000埃之间，所述层间介电层20的沉积方式可例如为化学气相沉积、物理气相沉积或其他沉积方法。在本实施例中，可采用例如化学机械研磨对所述层间介电层20的表面进行研磨，以获得表面平整的所述层间介电层20，然后在研磨后的所述层间介电层20上形成图案化的光阻层14。

在图13及图14中，移除部分所述层间介电层20，形成接触孔21，所述接触孔21暴露出所述源区16，所述漏区17以及所述极间介电层15。本实施例中，所述接触孔21的截面形状例如为一种倒梯形状或长方形；本实施例中，可采用例如黄光及干法刻蚀制作所述接触孔21，在其他实施例中，可采用例如湿法刻蚀制作所述接触孔21。

在图15中，对所述接触孔21进行填充，以形成接触插塞22；然后通过研磨使所述接触插塞22的高度与所述层间介电层20的高度相等；其中，至少一个所述接触插塞22的一端直接接触所述极间介电层15，所述接触插塞22的一端还连接所述源区16以及所述漏区17；所述接触插塞22的材质包括例如为钛/氮化钛阻挡层及金属钨；在本实施例中，可采用例如物理或化学气相沉积的方式形成所述接触插塞22，可采用例如化学机械研磨的方式使所述接触插塞22的高度与所述层间介电层20的高度相等。

在图16及图17中，首先在所述层间介电层20上形成金属层23，然后在所述金属层23上形成图案化光阻层14，然后通过刻蚀(干法或湿法)移除部分所述金属层23，保留所述接触插塞22另一端上的所述金属层23；本实施例中可采用化学气相沉积的方式形成所述金属层23，本实施例中，所述金属层23的材质可包括例如为铜，金，钨或其他金属或合金。

本发明提出的一种存储器的制造方法同样适用于存储器中逻辑区器件的制造。

综上所述，本发明提出的一种存储器及其制造方法，在制造接触孔后，通过对接触孔进行沉积填充，得到直接接触极间介电层与金属层的接触插塞，接触插塞通过极间介电层与浮栅结构连接，当在源区，漏区以及接触极间介电层的接触插塞上施加电压，存储器即可进行编程，擦除，读写步骤。本发明提出的一种存储器的制造方法，简化了控制电极的制造工艺，降低了层间介电层的厚度，降低了工艺的复杂程度，降低了加工成本，同时又减小了存储器的大小。

在整篇说明书中提到“一个实施例(one embodiment)”、“实施例(anembodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(inan embodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。

还应当理解还可以以更分离或更整合的方式实施附图所示元件中的一个或多个，或者甚至因为在某些情况下不能操作而被移除或因为可以根据特定应用是有用的而被提供。

另外，除非另外明确指明，附图中的任何标志箭头应当仅被视为示例性的，而并非限制。此外，除非另外指明，本文所用的术语“或”一般意在表示“和/或”。在术语因提供分离或组合能力是不清楚的而被预见的情况下，部件或步骤的组合也将视为已被指明。

如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“一个(a)”、“一个(an)”和“该(the)”包括复数参考物。同样，如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“在…中(in)”的意思包括“在…中(in)”和“在…上(on)”。

本发明所示实施例的上述描述(包括在说明书摘要中所述的内容)并非意在详尽列举或将本发明限制到本文所公开的精确形式。尽管在本文仅为说明的目的而描述了本发明的具体实施例和本发明的实例，但是正如本领域技术人员将认识和理解的，各种等效修改是可以在本发明的精神和范围内的。如所指出的，可以按照本发明所述实施例的上述描述来对本发明进行这些修改，并且这些修改将在本发明的精神和范围内。

本文已经在总体上将系统和方法描述为有助于理解本发明的细节。此外，已经给出了各种具体细节以提供本发明实施例的总体理解。然而，相关领域的技术人员将会认识到，本发明的实施例可以在没有一个或多个具体细节的情况下进行实践，或者利用其它装置、系统、配件、方法、组件、材料、部分等进行实践。在其它情况下，并未特别示出或详细描述公知结构、材料和/或操作以避免对本发明实施例的各方面造成混淆。

因而，尽管本发明在本文已参照其具体实施例进行描述，但是修改自由、各种改变和替换意在上述公开内，并且应当理解，在某些情况下，在未背离所提出发明的范围和精神的前提下，在没有对应使用其他特征的情况下将采用本发明的一些特征。因此，可以进行许多修改，以使特定环境或材料适应本发明的实质范围和精神。本发明并非意在限制到在下面权利要求书中使用的特定术语和/或作为设想用以执行本发明的最佳方式公开的具体实施例，但是本发明将包括落入所附权利要求书范围内的任何和所有实施例及等同物。因而，本发明的范围将只由所附的权利要求书进行确定。

Claims (10)

1.一种存储器，其特征在于，包括：

衬底；

至少一浮栅结构，位于所述衬底上，所述浮栅结构依次包括浮栅介电层和浮栅电极层；

至少一极间介电层，位于所述浮栅结构上；

至少一源区，位于所述衬底中，且与所述浮栅结构的一端相邻；

至少一漏区，位于所述衬底中，且与所述浮栅结构的另一端相邻；

至少两侧墙结构，分别位于所述浮栅结构的两侧，分别位于所述源区和所述漏区上，所述侧墙结构的高度等于所述浮栅结构与所述极间介电层的高度之和；

隔离层，位于所述衬底以及所述极间介电层上，且覆盖所述源区和所述漏区；

层间介电层，位于所述隔离层上；

多个接触插塞，位于所述层间介电层中，其中至少一个所述接触插塞的一端直接接触所述极间介电层，所述接触插塞的另一端连接金属层。

2.根据权利要求1所述的存储器，其特征在于：所述极间介电层位于所述浮栅电极层上。

3.根据权利要求1所述的存储器，其特征在于：所述接触插塞的一端还连接所述源区和所述漏区。

4.根据权利要求1或3所述的存储器，其特征在于：所述接触插塞的形状包括倒梯形状。

5.据权利要求1所述的存储器，其特征在于：所述层间介电层的厚度范围在3000-4000埃。

6.一种存储器的制造方法，其特征在于，包括：

提供一衬底；

形成至少一浮栅结构于所述衬底上，所述浮栅结构依次包括浮栅介电层和浮栅电极层；

形成至少一极间介电层于所述浮栅结构上；

形成至少一源区以及至少一漏区于所述衬底中，所述源区与所述漏区分别位于所述浮栅结构的两端；

形成至少两侧墙结构于所述浮栅结构的两侧，所述侧墙结构分别位于所述源区和所述漏区上，所述侧墙结构的高度等于所述浮栅结构与所述极间介电层的高度之和；

形成隔离层于所述衬底以及所述极间介电层上，所述隔离层覆盖所述源区和所述漏区；

形成层间介电层于所述隔离层上；

形成多个接触孔于所述层间介电层中，以暴露所述源区、所述漏区以及所述极间介电层；

形成多个接触插塞于所述接触孔中，以形成金属互联结构，其中至少一个所述接触插塞的一端直接接触所述极间介电层，所述接触插塞的另一端连接金属层。

7.根据权利要求6所述的制造方法，其特征在于，形成所述层间介电层的步骤包括：

形成层间介电层于所述隔离层上，所述层间介电层的厚度范围在3000-4000埃。

8.根据权利要求6所述的制造方法，其特征在于，形成所述接触孔的步骤包括：

形成图案化光阻层于所述层间介电层上；

移除部分所述层间介电层，形成所述接触孔，以暴露所述源区、所述漏区以及所述极间介电层。

9.根据权利要求6所述的制造方法，其特征在于，形成所述接触插塞的步骤包括：

在所述接触孔内沉积填充物，以获得所述接触插塞；

通过研磨使所述接触插塞和所述层间介电层的高度相等，其中，至少一个所述接触插塞的一端直接接触所述极间介电层，所述接触插塞的一端还连接所述源区及所述漏区。

10.根据权利要求6所述的制造方法，其特征在于，形成所述金属互联结构的步骤包括：

形成一金属层于所述层间介电层上；

形成图案化光阻层于所述金属层上；

移除部分所述金属层，保留所述接触插塞上的所述金属层，以形成所述金属互联结构。

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