CN115050746B - 存储器及其形成方法 - Google Patents

存储器及其形成方法 Download PDF

Info

Publication number
CN115050746B
CN115050746B CN202210965859.0A CN202210965859A CN115050746B CN 115050746 B CN115050746 B CN 115050746B CN 202210965859 A CN202210965859 A CN 202210965859A CN 115050746 B CN115050746 B CN 115050746B
Authority
CN
China
Prior art keywords
dielectric layer
layer
plugs
floating gate
interlayer dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210965859.0A
Other languages
English (en)
Other versions
CN115050746A (zh
Inventor
胡赵磊
陈筱菲
陈立业
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nexchip Semiconductor Corp
Original Assignee
Nexchip Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nexchip Semiconductor Corp filed Critical Nexchip Semiconductor Corp
Priority to CN202210965859.0A priority Critical patent/CN115050746B/zh
Publication of CN115050746A publication Critical patent/CN115050746A/zh
Application granted granted Critical
Publication of CN115050746B publication Critical patent/CN115050746B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种存储器及其形成方法，涉及集成电路技术领域。所述存储器包括衬底、层间介质层以及至少两个第一插塞。所述衬底包括存储区，所述存储区上形成有依次堆叠设置的隧穿氧化层、浮栅和极间介质层。所述层间介质层覆盖所述衬底和所述极间介质层。至少两个第一插塞位于所述浮栅上方且间隔排列，所述第一插塞贯穿所述层间介质层并与所述极间介质层直接接触。紫外光从层间介质层中穿过，不被金属互连层遮蔽，有利于增加光的吸收率，提高隧穿氧化层中电荷清除能力，并降低器件的失效率。

Description

存储器及其形成方法
技术领域
本发明涉及集成电路技术领域，特别涉及一种存储器及其形成方法。
背景技术
目前非易失性存储器件已被广泛应用个人电脑和电子设备中。带隧道的可擦除可编程只读存储器氧化物存储单元（EPROM with Tunnel Oxide或者Erasable ProgrammableRead Only Memory with Tunnel Oxide，即带有隧道氧化物的 EPROM，简称为ETOX）是其中一种常见的存储单元结构。
在该存储单元中，前端工艺使得浮栅下方的隧穿氧化层中带有分布不均匀的离子，所述离子带有电荷，在后端工艺进行紫外光（UV）光照以消除隧穿氧化层中的电荷的过程中，电荷清除不够彻底，导致器件失效率较高。
发明内容
本发明的目的在于提供一种存储器及其形成方法，以解决后端工艺进行紫外光光照消除隧穿氧化层中的电荷的过程中，电荷清除不够彻底的问题。
为解决上述技术问题，本发明提供一种存储器，包括：
衬底，所述衬底包括存储区，所述存储区上形成有依次堆叠设置的隧穿氧化层、浮栅和极间介质层；
层间介质层，覆盖所述衬底和所述极间介质层；以及，
至少两个第一插塞，位于所述浮栅上方且间隔排列，所述第一插塞贯穿所述层间介质层并与所述极间介质层直接接触。
可选的，所述浮栅上方间隔排列有两个所述第一插塞，两个所述第一插塞位于所述浮栅的宽度方向上的两个边缘区域。
可选的，所述浮栅上方间隔排列有三个所述第一插塞。
可选的，所述存储区上还形成有源区和漏区，所述源区和漏区上方分别形成有金属硅化物层，所述极间介质层为金属硅化物阻挡层。
可选的，所述存储器还包括第二插塞，所述第二插塞分别位于所述源区和漏区上方，所述第二插塞贯穿所述层间介质层并分别与所述源区和漏区直接接触，所述第一插塞的截面宽度小于所述第二插塞的截面宽度。
可选的，所述极间介质层和所述层间介质层之间还设置有隔离层，所述层间介质层覆盖所述隔离层，所述隔离层直接覆盖所述极间介质层，所述第一插塞还贯穿所述隔离层。
基于同一发明构思，本发明还提供一种存储器的形成方法，包括：
提供一衬底，所述衬底包括存储区，所述存储区上形成有依次堆叠设置的隧穿氧化层、浮栅和极间介质层；
形成层间介质层，所述层间介质层覆盖所述衬底和所述极间介质层；以及，
在所述浮栅上方形成至少两个间隔排列的第一插塞，所述第一插塞贯穿所述层间介质层并与所述极间介质层直接接触。
可选的，所述浮栅上方间隔排列有两个所述第一插塞，两个所述第一插塞位于所述浮栅的宽度方向上的两个边缘区域。
可选的，所述存储区上还形成有源区和漏区，所述源区和漏区上方分别形成有金属硅化物层，所述极间介质层为金属硅化物阻挡层。
在所述存储区的浮栅上方形成至少两个所述第一插塞的步骤包括：
在所述层间介质层上形成图形化的光刻胶层；
以所述图形化的光刻胶层为掩膜，刻蚀所述层间介质层以在所述浮栅上形成至少两个接触孔；以及，
在所述接触孔内填充金属，以形成所述第一插塞。可选的，在形成所述层间介质层的步骤之前，还包括：
形成隔离层，所述隔离层直接覆盖所述极间介质层。
本发明提供的一种存储器及其形成方法，通过在浮栅上设置至少两个第一插塞，两个第一插塞之间保留有层间介质层，紫外光光照可经过两个第一插塞之间的层间介质层到达隧穿氧化层，去除隧穿氧化层中的离子。可见，紫外光光照从层间介质层中穿过不被金属互连层遮蔽，有利于增加光的吸收率，提高隧穿氧化层中电荷清除能力，并降低器件的失效率，从而能够解决后端工艺过程中电荷清除不够彻底从而导致器件失效率较高的问题。
另外，在本发明提供的存储器中，浮栅上的第一插塞直接接触浮栅上的极间介质层（浮栅上方不形成控制栅），因此本发明中的浮栅上的第一插塞相当于传统工艺中的插塞和控制栅，简化了控制电极的制造工艺，降低了层间介质层的厚度，有利于降低工艺的复杂程度，并降低制造成本，同时又可减小存储器的体积。
附图说明
图1是本发明实施例的存储器的结构示意图；
图2是本发明实施例的存储器的形成方法流程图；
图3是本发明实施例的存储器的衬底和浮栅的结构示意图；
图4是本发明实施例的存储器形成隔离层的结构示意图；
图5是本发明实施例的存储器形成层间介质层的结构示意图；
图6是本发明实施例的存储器形成图形化的光刻胶层的结构示意图；
图7是本发明实施例的存储器形成接触孔的结构示意图；
图8是本发明实施例的存储器形成第一插塞和第二插塞的结构示意图；
图中，
10-衬底；11-漏区；12-源区；13-金属硅化物层；14-隧穿氧化层；15-浮栅；16-极间介质层；17-侧墙；18-隔离层；19-层间介质层；20-图形化的光刻胶层；20a-开口；20b-接触孔；20c-第一插塞；20d-第二插塞；21-金属互连层。
具体实施方式
本发明提供的一种存储器，在浮栅上设置至少两个第一插塞，两个第一插塞之间保留有层间介质层，紫外光光照可经过两个第一插塞之间的层间介质层到达隧穿氧化层，去除隧穿氧化层中的离子，紫外光光照从层间介质层中穿过不被金属互连层遮蔽，有利于增加光的吸收率，提高隧穿氧化层中电荷清除能力。
另外，传统技术中存储区上形成有依次堆叠设置的隧穿氧化层、浮栅和控制栅，浮栅（floating-gate，FG)）结构采用多晶硅制成，控制栅 (Control gate，CG)采用金属材料和多晶硅制成，制造存储单元的过程通常与制造逻辑单元的过程分开，因此，往往需要几个光罩，且需要较大的面积，制造过程相当复杂，这会增加制造成本。而在本发明提供的存储器中，存储区上形成有依次堆叠设置的隧穿氧化层、浮栅和极间介质层（浮栅上方不形成控制栅），浮栅上的第一插塞直接接触浮栅上的极间介质层，因此浮栅上的第一插塞同时具有传统的插塞和控制栅的功能（省去了传统技术中的控制栅），也即本发明中的浮栅上的第一插塞相当于传统工艺中的插塞和控制栅，简化了控制电极的制造工艺，降低了层间介质层的厚度，有利于降低工艺的复杂程度，并降低制造成本，同时又可减小存储器的体积。
以下结合附图和具体实施例对本发明提出的一种存储器及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本实施例提供一种存储器，所述存储器为带有隧道氧化物的 EPROM（简称为ETOX）。如图1所示，所述存储器包括衬底10，所述衬底10上包括存储区，所述存储区上形成有依次堆叠设置的隧穿氧化层14、浮栅15、极间介质层16，即，隧穿氧化层14位于所述存储区上，浮栅15位于所述隧穿氧化层14上，极间介质层16位于所述浮栅15上。所述存储器还包括层间介质层19，层间介质层19位于所述衬底10和所述极间介质层16上。所述浮栅15上方形成有至少两个第一插塞20c，两个第一插塞20c间隔排列，每个所述第一插塞20c贯穿所述层间介质层19并与所述浮栅15上的极间介质层16直接接触。
继续参考图1，本实施例中，浮栅15上方形成有两个第一插塞20c，两个第一插塞20c位于浮栅15的宽度方向上的两个边缘区域（即两个第一插塞20c位于左右两端），两个所述第一插塞20c之间保留有所述层间介质层19，紫外光光照可经过两个所述第一插塞20c之间的所述层间介质层19到达所述隧穿氧化层14，以更好地去除所述隧穿氧化层14中的离子。
所述衬底10例如是硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)中的至少一种。所述衬底10中可形成有漏区11和源区12。所述衬底10中还可形成有浅沟槽隔离结构（图中未示出），以在所述衬底10中界定出多个有源区。所述源区12和漏区11采用第一类型掺杂，所述第一类型掺杂可为N型或P型掺杂，且所述源区12和所述漏区11的位置可允许调换。
所述浮栅15与所述层间介质层19之间形成有极间介质层16。所述极间介质层16为金属硅化物阻挡层。所述极间介质层16例如是高介电常数材料层，较佳地，所述极间介质层16的材料可以选择氧化铪、氮氧化铪或者氮氧硅化铪等，可采用原子层沉积方法(ALD)等方法形成。
所述存储器还包括侧墙结构17，所述侧墙结构17位于所述浮栅15的两侧。所述侧墙结构17的顶面高度低于或等于所述极间介质层16的顶面高度。所述侧墙结构17的材料例如为氧化硅和氮化硅。
所述极间介质层16和所述层间介质层19之间还设置有隔离层18，所述隔离层18覆盖所述衬底10、所述侧墙结构17，并且所述隔离层18直接覆盖所述极间介质层16。所述隔离层18例如为氮化硅，可以采用化学气相沉积的方法形成。
所述层间介质层19位于所述隔离层18上，具体地，所述层间介质层19直接覆盖所述隔离层18。所述层间介质层19的材料例如为氧化硅，可以采用化学气相沉积的方法形成。执行化学气相沉积之后，还可以执行化学机械研磨工艺，以使层间介质层19的表面平坦化。
所述浮栅15上设置有至少两个第一插塞20c。所述第一插塞20c贯穿所述层间介质层19。位于所述浮栅15上方的第一插塞20c的一端直接接触所述极间介质层16。当在第一插塞20c上施加电压，所述存储器即可进行编程、擦除、读写步骤。本实施例中，所述浮栅15上设置有两个第一插塞20c。在其他实施例中，所述浮栅15上也可以有三个或者更多个第一插塞20c，只要满足相邻的第一插塞20c中间保留有层间介质层19即可。
所述源区12和漏区11上方设置有第二插塞20d，所述第二插塞20d贯穿所述层间介质层19并分别与所述源区12和漏区11直接接触。所述第一插塞20c的截面宽度小于所述第二插塞20d的截面宽度。所述第一插塞20c的截面宽度例如是所述第二插塞20d的截面宽度的1/2-3/4。
所述第一插塞20c和所述第二插塞20d包括阻挡层以及金属钨。例如是在接触孔内先沉积阻挡层（钛和氮化钛），再在接触孔内填充金属钨。
所述源区12和所述漏区11上还形成有金属硅化物层13，用于减少第二插塞20d与源区12、漏区11的接触电阻。所述金属硅化物层13例如是钴化硅。
所述存储器还包括金属互连层21，所述金属互连层21位于所述层间介质层19上。所述金属互连层21与第一插塞20c电连接。进一步的，所述金属互连层21与第二插塞20d电连接。
根据以上介绍可知，本实施例中，所述存储区上形成有依次堆叠设置的隧穿氧化层14、浮栅15、极间介质层16（浮栅15上方不形成控制栅），所述浮栅15上的第一插塞20c的一端直接接触所述极间介质层16，浮栅15上的第一插塞20c相当于传统工艺中的插塞和控制栅，简化了控制电极的制造工艺，降低了所述层间介质层19的厚度，减小了整个存储单元的体积。
而且，所述浮栅15上方的至少两个所述第一插塞20c之间保留有层间介质层19，后端工艺中紫外光光照经过两个所述第一插塞20c之间的层间介质层19到达所述隧穿氧化层14，可去除所述隧穿氧化层14中的离子，紫外光从层间介质层19中穿过，不被金属互连层遮蔽，增加了光的吸收率，提高隧穿氧化层14中电荷清除能力，并降低器件的失效率。
图2是本发明实施例的存储器的形成方法流程图。如图2所示，本实施例还提供一种存储器的形成方法，包括：
步骤S10，提供一衬底，所述衬底包括存储区，所述存储区上形成有依次堆叠设置的隧穿氧化层、浮栅和极间介质层；
步骤S20，形成层间介质层，所述层间介质层覆盖所述衬底和所述极间介质层；
步骤S30，在所述浮栅上形成至少两个间隔排列的第一插塞，所述第一插塞贯穿所述层间介质层并与所述极间介质层直接接触。
图3-图8是本发明实施例的存储器的形成方法对应步骤的结构示意图。下面结合图3-图8详细介绍本发明实施例的存储器的形成方法。
请参考图3，在步骤S10中，提供一衬底10，所述衬底10包括存储区，所述存储区的衬底10上形成有依次堆叠设置的隧穿氧化层14、浮栅15和极间介质层16。在本实施例中，所述衬底10例如是硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)中的至少一种。所述隧穿氧化层14位于衬底10和浮栅15之间，也称为栅氧化层。所述隧穿氧化层14例如是氧化硅，所述隧穿氧化层14在前端工艺制作过程中形成有分布不均匀的离子，若不去除这些离子，当存储器通电时将影响存储器的效率。所述浮栅15位于所述隧穿氧化层14上，所述浮栅15例如是由P型或者N型多晶硅制成。所述浮栅15上还形成有极间介质层16。所述极间介质层16为金属硅化物阻挡层。所述极间介质层16例如是高介电常数材料层。
请继续参考图3，所述衬底10上还形成有漏区11和源区12，所述衬底10中可形成有浅沟槽隔离结构（图中未示出），以在所述衬底10中界定出多个有源区。所述源区12和所述漏区11上还形成有金属硅化物层13，用于减少第二插塞20d与源区12、漏区11之间的接触电阻。所述金属硅化物层13例如是钴化硅。
形成所述金属硅化物层13和极间介质层16的步骤包括：首先，形成金属硅化物阻挡层；然后，对金属硅化物阻挡层进行刻蚀，以在所述金属硅化物阻挡层中形成暴露出源区12和漏区11的开口；接着，形成金属；接下来，进行快速退火处理(RTA)，由于金属可与硅反应，但是不会与金属硅化物阻挡层（硅氧化物如二氧化硅）反应，所以金属只会与暴露出的源区12和漏区11表面发生反应形成金属硅化物层。后续可将没有发生反应的金属以及金属硅化物阻挡层去除，但是保留浮栅15上方的金属硅化物阻挡层以作为所述极间介质层16。当然，所述极间介质层16并不限定为由金属硅化物阻挡层构成，也可以是单独形成的ONO膜层。所述极间介质层16例如是高介电常数材料层，较佳地，所述极间介质层16的材料可以选择氧化铪、氮氧化铪或者氮氧硅化铪等，可采用原子层沉积方法(ALD)等方法形成。
所述存储器还包括侧墙结构17，所述侧墙结构17位于所述浮栅15的两侧，所述侧墙结构17的顶面高度低于或等于所述极间介质层16的顶面高度。所述侧墙结构17的材料例如为氧化硅和氮化硅。
请参考图4，在步骤S20之前，形成隔离层18，所述隔离层18覆盖所述衬底10、所述侧墙结构17，并且所述隔离层18直接覆盖所述极间介质层16。所述隔离层18例如为氮化硅，可以采用化学气相沉积的方法形成。
请参考图5，在步骤S20中，形成层间介质层19，所述层间介质层19覆盖所述隔离层18。在本实施例中，采用化学气相沉积的方法形成层间介质层19，并通过化学机械研磨的工艺将所述层间介质层19的表面磨平。所述层间介质层19例如是氧化硅。
请参考图6-图8，在步骤S30中，在所述浮栅15上形成至少两个第一插塞20c，两个所述第一插塞20c位于所述浮栅15的宽度方向上的两个边缘区域。所述第一插塞20c贯穿所述层间介质层19中。所述第一插塞20c的一端与所述浮栅15上的极间介质层16直接接触，两个间隔排列的所述第一插塞20c之间保留有所述层间介质层19，紫外光光照经过两个间隔排列的所述第一插塞20c之间的所述层间介质层19能够到达所述隧穿氧化层14，进而去除所述隧穿氧化层14中的离子。
本实施例中，在所述浮栅15上形成至少两个第一插塞20c的步骤包括：
首先，请参考图6，在步骤S31中，在所述层间介质层19上形成图形化的光刻胶层20。所述图形化的光刻胶层20具有至少有四个开口20a，以暴露出所述浮栅15上方的层间介质层19的部分区域，以及所述漏区11和所述源区12上方的层间介质层19的部分区域。
请参考图7，在步骤S32中，以所述图形化的光刻胶层20为掩膜，刻蚀所述层间介质层19以在所述浮栅15上形成至少两个接触孔20b，以及在所述源区12和漏区11上分别形成一个接触孔20b。在本实施例中，采用曝光工艺形成图形化的光刻胶层20，并通过干法刻蚀工艺形成接触孔20b。
请参考图8，在步骤S33中，在所述接触孔20b内填充金属，以在所述浮栅上形成至少两个第一插塞20c，并且在所述源区12和漏区11上分别形成一个第二插塞20d。在本实施例中，利用物理气相沉积的方法对接触孔20b填充金属，所述金属例如是Ti和TiN阻挡层以及金属钨。并通过化学机械研磨的方法，去除层间介质层19上方的金属钨，直至露出层间介质层19。所述第一插塞20c位于所述层间介质层19中，所述第一插塞20c的一端直接接触所述极间介质层16，所述第二插塞20d贯穿所述层间介质层19并分别与所述源区12和漏区11直接接触，也即所述第二插塞20d的一端直接接触所述源区12和所述漏区11的金属硅化物层13。所述第一插塞20c的截面宽度小于所述第二插塞20d的截面宽度。所述第一插塞20c的截面宽度例如是所述第二插塞20d的截面宽度的1/2-3/4。
在本实施例中，所述浮栅15上的第一插塞20c的一端直接接触所述极间介质层16，也即本实施例中的浮栅上的第一插塞20c相当于传统工艺中的插塞和控制栅，简化了控制电极的制造工艺，降低了所述层间介质层19的厚度，减小了整个存储单元的体积。同时，至少两个所述第一插塞20c通过所述极间介质层16与所述浮栅15连接，当在第一插塞20c上施加电压，所述存储器即可进行编程，擦除，读写步骤。
如图8所示，所述浮栅15上形成有两个第一插塞20c。具体实施时，浮栅15上也可以形成有三个或者更多个第一插塞20c，只要满足相邻的第一插塞20c中间保留有层间介质层19即可。由于所述浮栅15上的至少两个所述第一插塞20c之间保留的所述层间介质层19，后端工艺中，紫外光光照经过两个所述第一插塞20c之间的所述层间介质层19到达所述隧穿氧化层14，去除所述隧穿氧化层14中的离子，紫外光从层间介质层中穿过，不被金属互连层遮蔽，增加了光的吸收率，提高隧穿氧化层14中电荷清除能力，并降低器件的失效率。
接下来，请参考图1，在所述存储区的浮栅15上形成至少两个第一插塞20c的步骤之后，还在层间介质层19上形成金属互连层21，下面介绍下金属互连层21的形成步骤。
首先，执行步骤S41，形成金属膜层（图中未示出），所述金属膜层覆盖所述第一插塞20c、第二插塞20d和所述层间介质层19。本实施例中可采用物理气相沉积的方式形成所述金属膜层，本实施例中，所述金属膜层的材质可包括例如为铜、金、钨或其他金属或合金。
接着，执行步骤S42，形成图形化的光刻胶层于所述金属膜层上。
接着，执行步骤S43，以图形化的光刻胶层为掩膜，执行刻蚀工艺（干法或湿法），移除部分所述金属膜层，保留所述第一插塞20c和第二插塞20d上方的所述金属膜层，以形成金属互连层21。
综上可见，在本发明提供的一种存储器及其形成方法中，通过在所述浮栅上设置至少两个第一插塞，两个所述第一插塞之间保留有所述层间介质层，紫外光经过两个所述第一插塞之间的所述层间介质层到达所述隧穿氧化层，去除所述隧穿氧化层中的离子；紫外光从层间介质层中穿过，不被金属互连层遮蔽，有利于增加光的吸收率，提高隧穿氧化层中电荷清除能力，并降低器件的失效率，从而能够解决后端工艺进行紫外光光照消除隧穿氧化层中的电荷的过程中，电荷清除不够彻底，会导致器件失效率较高的问题。以及在本发明提供的存储器中，浮栅上的第一插塞直接接触浮栅上的极间介质层（浮栅上方不形成控制栅），本发明中的浮栅上的第一插塞相当于传统工艺中的插塞和控制栅，简化了控制电极的制造工艺，降低了层间介质层的厚度，降低了工艺的复杂程度，降低了成本，同时又减小了存储器的体积。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (11)

1.一种存储器，其特征在于，包括：
衬底，所述衬底包括存储区，所述存储区上形成有依次堆叠设置的隧穿氧化层、浮栅和极间介质层；
层间介质层，覆盖所述衬底和所述极间介质层；以及，
至少两个第一插塞，位于所述浮栅上方且间隔排列，所述第一插塞贯穿所述层间介质层并与所述极间介质层直接接触；
金属互连层，位于所述第一插塞上，紫外光光照从所述层间介质层中穿过不被所述金属互连层遮蔽。
2.如权利要求1所述的存储器，其特征在于，所述浮栅上方间隔排列有两个所述第一插塞，两个所述第一插塞位于所述浮栅的宽度方向上的两个边缘区域。
3.如权利要求1所述的存储器，其特征在于，所述浮栅上方间隔排列有三个所述第一插塞。
4.如权利要求1所述的存储器，其特征在于，所述存储区上还形成有源区和漏区，所述源区和漏区上方分别形成有金属硅化物层，所述极间介质层为金属硅化物阻挡层。
5.如权利要求4所述的存储器，其特征在于，所述存储器还包括第二插塞，所述第二插塞分别位于所述源区和漏区上方，所述第二插塞贯穿所述层间介质层并分别与所述源区和漏区直接接触，所述第一插塞的截面宽度小于所述第二插塞的截面宽度。
6.如权利要求1所述的存储器，其特征在于，所述极间介质层和所述层间介质层之间还设置有隔离层，所述层间介质层覆盖所述隔离层，所述隔离层直接覆盖所述极间介质层，所述第一插塞还贯穿所述隔离层。
7.一种存储器的形成方法，其特征在于，包括：
提供一衬底，所述衬底包括存储区，所述存储区上形成有依次堆叠设置的隧穿氧化层、浮栅和极间介质层；
形成层间介质层，所述层间介质层覆盖所述衬底和所述极间介质层；以及，
在所述浮栅上方形成至少两个间隔排列的第一插塞，所述第一插塞贯穿所述层间介质层并与所述极间介质层直接接触；
在所述第一插塞上形成金属互连层，紫外光光照从所述层间介质层中穿过不被所述金属互连层遮蔽。
8.如权利要求7所述的存储器的形成方法，其特征在于，所述浮栅上方间隔排列有两个所述第一插塞，两个所述第一插塞位于所述浮栅的宽度方向上的两个边缘区域。
9.如权利要求7所述的存储器的形成方法，其特征在于，所述存储区上还形成有源区和漏区，所述源区和漏区上方分别形成有金属硅化物层，所述极间介质层为金属硅化物阻挡层。
10.如权利要求7所述的存储器的形成方法，其特征在于，在所述浮栅上方形成至少两个所述第一插塞的步骤包括：
在所述层间介质层上形成图形化的光刻胶层；
以所述图形化的光刻胶层为掩膜，刻蚀所述层间介质层以在所述浮栅上形成至少两个接触孔；以及，
在所述接触孔内填充金属，以形成所述第一插塞。
11.如权利要求7所述的存储器的形成方法，其特征在于，在形成所述层间介质层的步骤之前，还包括：
形成隔离层，所述隔离层直接覆盖所述极间介质层。
CN202210965859.0A 2022-08-12 2022-08-12 存储器及其形成方法 Active CN115050746B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210965859.0A CN115050746B (zh) 2022-08-12 2022-08-12 存储器及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210965859.0A CN115050746B (zh) 2022-08-12 2022-08-12 存储器及其形成方法

Publications (2)

Publication Number Publication Date
CN115050746A CN115050746A (zh) 2022-09-13
CN115050746B true CN115050746B (zh) 2022-11-11

Family

ID=83167257

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210965859.0A Active CN115050746B (zh) 2022-08-12 2022-08-12 存储器及其形成方法

Country Status (1)

Country Link
CN (1) CN115050746B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006135043A (ja) * 2004-11-05 2006-05-25 Sharp Corp 半導体記憶装置、半導体記憶装置の製造方法および半導体記憶装置の動作方法
CN107316867A (zh) * 2017-06-23 2017-11-03 武汉新芯集成电路制造有限公司 闪存存储阵列及其制造方法
CN110211947A (zh) * 2019-06-10 2019-09-06 武汉新芯集成电路制造有限公司 半导体测试结构的形成方法
CN111199977A (zh) * 2019-02-01 2020-05-26 合肥晶合集成电路有限公司 一种存储器及其制造方法
CN114758986A (zh) * 2022-06-14 2022-07-15 晶芯成(北京)科技有限公司 半导体器件的制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7554840B2 (en) * 2006-05-22 2009-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication thereof
US20080017917A1 (en) * 2006-07-18 2008-01-24 Ememory Technology Inc. Non-volatile memory and fabricating method thereof
US8592889B1 (en) * 2012-05-21 2013-11-26 United Microelectronics Corp. Memory structure
KR102088319B1 (ko) * 2013-09-06 2020-03-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US20170062450A1 (en) * 2015-09-01 2017-03-02 Kabushiki Kaisha Toshiba Non-volatile memory device and method for manufacturing same
CN110739312B (zh) * 2018-07-19 2021-05-14 合肥晶合集成电路股份有限公司 分栅式非易失性存储器及其制备方法
US11398383B2 (en) * 2020-06-23 2022-07-26 Winbond Electronics Corp. Semiconductor structure and method for forming the same
US11631772B2 (en) * 2021-01-13 2023-04-18 Globalfoundries U.S. Inc. Non-volatile memory structure using semiconductor layer as floating gate and bulk semiconductor substrate as channel region
CN113471206A (zh) * 2021-09-06 2021-10-01 晶芯成(北京)科技有限公司 一种多次可编程存储器结构及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006135043A (ja) * 2004-11-05 2006-05-25 Sharp Corp 半導体記憶装置、半導体記憶装置の製造方法および半導体記憶装置の動作方法
CN107316867A (zh) * 2017-06-23 2017-11-03 武汉新芯集成电路制造有限公司 闪存存储阵列及其制造方法
CN111199977A (zh) * 2019-02-01 2020-05-26 合肥晶合集成电路有限公司 一种存储器及其制造方法
CN110211947A (zh) * 2019-06-10 2019-09-06 武汉新芯集成电路制造有限公司 半导体测试结构的形成方法
CN114758986A (zh) * 2022-06-14 2022-07-15 晶芯成(北京)科技有限公司 半导体器件的制备方法

Also Published As

Publication number Publication date
CN115050746A (zh) 2022-09-13

Similar Documents

Publication Publication Date Title
KR100829034B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
JP3983094B2 (ja) 不揮発性半導体記憶装置の製造方法
US7071061B1 (en) Method for fabricating non-volatile memory
US7391078B2 (en) Non-volatile memory and manufacturing and operating method thereof
US7446370B2 (en) Non-volatile memory
US6818511B2 (en) Non-volatile memory device to protect floating gate from charge loss and method for fabricating the same
US20070034929A1 (en) Flash memory device and method of manufacturing the same
CN108807400B (zh) P沟道闪存单元及其操作方法、制造方法和闪存器件
JP2000286349A (ja) 半導体装置およびその製造方法
US7485919B2 (en) Non-volatile memory
KR100593749B1 (ko) 플래쉬 메모리 소자의 제조방법 및 그에 의하여 제조된플래쉬 메모리 소자
US20090179256A1 (en) Memory having separated charge trap spacers and method of forming the same
CN111180447B (zh) 非易失性存储器及其制造方法
US7851295B2 (en) Flash memory device and method of manufacturing the same
CN115050746B (zh) 存储器及其形成方法
KR100606536B1 (ko) 비휘발성 메모리 소자 및 그의 제조방법
US6232183B1 (en) Method for fabricating a flash memory
JP2010021496A (ja) 半導体装置、及びその製造方法
KR100870321B1 (ko) 플래시 메모리 소자의 제조 방법
CN114551465A (zh) 半导体器件
US20160181267A1 (en) Non-volatile memory cell, nand-type non-volatile memory, and method of manufacturing the same
KR100685880B1 (ko) 플래쉬 이이피롬 셀 및 그 제조방법
JP2008166415A (ja) 半導体装置及びその製造方法
JPH11289021A (ja) 半導体集積回路装置およびその製造方法ならびにマイクロコンピュータ
US20070278560A1 (en) Nonvolatile semiconductor storage device having silicide in control gate electrode

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant