KR100829034B1 - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 고집적화 등을 위해, 비트선 사이의 내압을 확보하면서, 워드선의 폭을 좁힐 수 있는 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
인이 도핑된 비결정 실리콘막 및 실리콘 질화막을 순차 성장시킨 다음에, 이들을 워드선(6)의 평면 형상으로 패터닝한다. 계속해서, 전면에 CVD 산화막을 성장시켜, 이 CVD 산화막에 이방성 에칭을 행함으로써 워드선(6)의 측방에 측벽(8)을 형성한다. 이 이방성 에칭에 의해 CVD 산화막 바로 아래에 있는 ONO막(2)도 제거된다. 그 후, 실리콘 질화막(22), 실리콘 산화막(5) 및 측벽(8)을 마스크로 하여 반도체 기판(1)을 에칭함으로써 홈(21)을 형성한다. 또한, 이들을 마스크로 하여 붕소 이온을 홈(21)의 저부에 이온 주입함으로써 채널 중지 확산층(7)을 형성한다. 그리고, 층간 절연막(9)을 형성한다.

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FABRICATING THEREOF}
도 1은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(NOR형 플래시 메모리)의 구성을 도시하는 레이아웃도.
도 2는 본 발명의 제1 실시 형태에 따른 NOR형 플래시 메모리의 구조를 도시하는 단면도.
도 3은 본 발명의 제1 실시 형태에 따른 NOR형 플래시 메모리를 제조하는 방법을 도시하는 단면도.
도 4는 본 발명의 제1 실시 형태에 따른 NOR형 플래시 메모리를 제조하는 방법을 도시하는 도면으로서, 도 3에 도시한 공정의 다음 공정을 도시하는 단면도.
도 5는 본 발명의 제1 실시 형태에 따른 NOR형 플래시 메모리를 제조하는 방법을 도시하는 도면으로서, 도 4에 도시한 공정의 다음 공정을 도시하는 단면도.
도 6은 본 발명의 제1 실시 형태에 따른 NOR형 플래시 메모리를 제조하는 방법을 도시하는 도면으로서, 도 5에 도시한 공정의 다음 공정을 도시하는 단면도.
도 7은 본 발명의 제1 실시 형태에 따른 NOR형 플래시 메모리를 제조하는 방법을 도시하는 도면으로서, 도 6에 도시한 공정의 다음 공정을 도시하는 단면도.
도 8은 본 발명의 제1 실시 형태에 따른 NOR형 플래시 메모리를 제조하는 방 법을 도시하는 도면으로서, 도 7에 도시한 공정의 다음 공정을 도시하는 단면도.
도 9는 NOR형 플래시 메모리의 동작을 도시하는 개략도.
도 10은 동 NOR형 플래시 메모리의 동작을 도시하는 개략도.
도 11은 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치(NOR형 플래시 메모리)의 구성을 도시하는 레이아웃도.
도 12은 본 발명의 제2 실시 형태에 따른 NOR형 플래시 메모리의 구조를 도시하는 단면도.
도 13은 본 발명의 제2 실시 형태에 따른 NOR형 플래시 메모리를 제조하는 방법을 도시하는 단면도.
도 14는 본 발명의 제2 실시 형태에 따른 NOR형 플래시 메모리를 제조하는 방법을 도시하는 도면으로서, 도 13에 도시한 공정의 다음 공정을 도시하는 단면도.
도 15는 본 발명의 제2 실시 형태에 따른 NOR형 플래시 메모리를 제조하는 방법을 도시하는 도면으로서, 도 14에 도시한 공정의 다음 공정을 도시하는 단면도.
도 16은 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(NOR형 플래시 메모리)의 구성을 도시하는 레이아웃도.
도 17은 본 발명의 제3 실시 형태에 따른 NOR형 플래시 메모리의 구조를 도시하는 단면도.
도 18은 본 발명의 제3 실시 형태에 따른 NOR형 플래시 메모리를 제조하는 방법을 도시하는 단면도.
도 19는 본 발명의 제3 실시 형태에 따른 NOR형 플래시 메모리를 제조하는 방법을 도시하는 도면으로서, 도 18에 도시한 공정의 다음 공정을 도시하는 단면도.
도 20은 본 발명의 제3 실시 형태에 따른 NOR형 플래시 메모리를 제조하는 방법을 도시하는 도면으로서, 도 19에 도시한 공정의 다음 공정을 도시하는 단면도.
도 21은 본 발명의 제4 실시 형태에 따른 불휘발성 반도체 기억 장치(AND형 플래시 메모리)의 구성을 도시하는 레이아웃도.
도 22는 본 발명의 제4 실시 형태에 따른 AND형 플래시 메모리의 구조를 도시하는 단면도.
도 23은 AND형 플래시 메모리의 동작을 도시하는 개략도.
도 24는 동 AND형 플래시 메모리의 동작을 도시하는 개략도.
도 25는 제4 실시 형태의 변형예를 도시하는 단면도.
도 26은 본 발명의 제5 실시 형태에 따른 불휘발성 반도체 기억 장치(AND형 플래시 메모리)의 구성을 도시하는 레이아웃도.
도 27은 본 발명의 제5 실시 형태에 따른 AND형 플래시 메모리의 구조를 도시하는 단면도.
도 28은 본 발명의 제6 실시 형태에 따른 불휘발성 반도체 기억 장치(AND형 플래시 메모리)의 구성을 도시하는 레이아웃도.
도 29는 본 발명의 제6 실시 형태에 따른 AND형 플래시 메모리의 구조를 도시하는 단면도.
도 30은 NOR형 플래시 메모리의 구성을 도시하는 회로도.
도 31은 NOR형 플래시 메모리의 구성을 도시하는 레이아웃도.
도 32(a)는 도 31의 I-I선에 따른 단면도이고, 도 32(b)는 도 31의 II-II선에 따른 단면도이며, 도 32(c)는 도 31의 III-III선에 따른 단면도.
도 33은 플래시 메모리를 제조하는 종래의 방법을 도시하는 단면도.
도 34는 플래시 메모리를 제조하는 종래의 방법을 도시하는 도면으로서, 도 33에 도시한 공정의 다음 공정을 도시하는 단면도.
도 35는 플래시 메모리를 제조하는 종래의 방법을 도시하는 도면으로서, 도 34에 도시한 공정의 다음 공정을 도시하는 단면도.
도 36은 플래시 메모리를 제조하는 종래의 방법을 도시하는 도면으로서, 도 35에 도시한 공정의 다음 공정을 도시하는 단면도.
도 37은 플래시 메모리를 제조하는 종래의 방법을 도시하는 도면으로서, 도 36에 도시한 공정의 다음 공정을 도시하는 단면도.
도 38은 AND형 플래시 메모리의 구성을 도시하는 회로도.
도 39는 AND형 플래시 메모리의 구성을 도시하는 레이아웃도.
도 40(a)은 도 39의 I-I선에 따른 단면도이고, 도 40(b)은 도 39의 II-II선에 따른 단면도이며, 도 40(c)은 도 39의 III-III선에 따른 단면도.
도 41은 제3 종래예의 구성을 도시하는 단면도.
도 42는 제3 종래예에 따른 AND형 플래시 메모리를 제조하는 방법을 도시하는 단면도.
도 43은 제3 종래예에 따른 AND형 플래시 메모리를 제조하는 방법을 도시하는 도면으로서, 도 42에 도시한 공정의 다음 공정을 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 반도체 기판
2 : ONO막
2a, 2c, 5 : 실리콘 산화막
2b : 실리콘 질화막
3 : 레지스트막
4 : 비트 라인 확산층
6 : 워드선
7 ; 채널 중지 확산층
8 : 측벽
9 : 층간 절연막
10 : 비트 라인 콘택
11 : 워드 라인 콘택
12 : 소자 분리 산화막
13 : 터널 산화막
14 : 플로팅 게이트
15, 21, 23, 25, 26 : 홈
16 : 플래시 메모리 셀
17 : 열산화막
20 : 채널
22 : 실리콘 질화막
24 : 코발트 실리사이드막
본 발명은 플래시 메모리에 적합한 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
불휘발성 반도체 기억 장치의 하나의 타입에는 플래시 메모리가 있다. 도 30 및 도 31은 각각 NOR(노어)형 플래시 메모리의 구성을 도시하는 회로도 및 레이아웃도이다. 또한, 도 32(a)는 도 31의 I-I선에 따른 단면도이고, 도 32(b)는 도 31 의 II-II선에 따른 단면도이며, 도 32(c)는 도 31의 III-III선에 따른 단면도이다.
NOR형 플래시 메모리(제1 종래예)에 있어서는, 도 30 및 도 31에 도시한 바와 같이, 복수 라인의 비트선 및 복수 라인의 워드선이 서로 직교하도록 하여 배치되어 있다. 그리고, 서로 인접하는 2 라인의 비트선에 각각 1개의 플래시 메모리 셀을 구성하는 트랜지스터의 소스 또는 드레인 중 어느 하나가 접속되어 있다. 비트선은 그것을 사이에 인접하는 2개의 트랜지스터에 의해 공유되어 있다. 또한, 이 들 트랜지스터의 게이트는 워드선에 접속되어 있다. 또, 1개의 트랜지스터에 대해, 도 30에 점선의 원으로 표시된 2 지점에 데이터, 즉 2 비트의 기억이 가능하다.
또한, 도 31 및 도 32에 도시한 바와 같이, 비트선은 반도체 기판의 표면에 형성된 비트 라인 확산층(4)으로 구성되어 있다. 한편, 워드선(6)은 반도체 기판상에 절연막을 통해 형성된 반도체막으로 구성되어 있다. 구체적으로는, 채널(반도체 기판)과 워드선(6) 사이에는 ONO막(2)이 있다. ONO막(2)은 순차 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 구성되어 있다. 비트 라인 확산층(4)과 워드선(6) 사이에는 ONO막(2)보다도 두꺼운 산화막(5)이 있다. 또한, 워드선(6)의 측방에는 측벽(8; 도 31에 도시하지 않음)이 형성되어 있다. 그리고, 전면에 층간 절연막(9; 도 31에 도시하지 않음)이 형성되어 있다. 또한, 반도체 기판(1) 표면의 비트 라인 확산층(4) 또는 워드선(6) 중 어느 것도 형성되어 있지 않은 영역에는 채널 중지 확산층(7)이 형성되어 있다. 즉, 채널 중지 확산층(7)에 의해 소자 분리가 행해지고 있다. 추가로, 비트 라인 확산층(4)의 산화막(5)과 층간 절연막(9) 등의 절연막에는 비트 라인 콘택(10)이 형성되고, 워드선(6)상의 층간 절연막(9) 등의 절연막에는 워드 라인 콘택(11)이 형성되어 있다. 또, 도 31에 있어서, 비트 라인 확산층(4)상의 실리콘 산화막(5) 및 워드선(6)상의 실리콘 질화막(22) 이외의 절연막[ONO막(2), 측벽(8) 및 층간 절연막(9)]은 생략된다.
다음에, 상술한 바와 같이 구성된 플래시 메모리를 제조하는 종래의 방법(제1 종래예)에 대해서 설명한다. 도 33 내지 도 37은 플래시 메모리를 제조하는 종래의 방법을 공정 순으로 도시하는 단면도이다. 또, 도 33 내지 도 37(a)은 도 31의 I-I선에 따른 단면도에 해당하고, 도 37(b)은 도 31의 II-II선에 따른 단면도에 해당하며, 도 37(c)은 도 31의 III-III선에 따른 단면도에 해당한다.
우선, 도 33에 도시한 바와 같이, 반도체 기판(1)의 표면에 ONO막(2)을 형성한다. ONO막(2)의 형성에서는, 두께가 3 내지 10 nm의 실리콘 산화막(2a)을 성장시키고, 그 위에 두께가 12 내지 16 nm의 실리콘 질화막(2b)을 CVD법에 의해 형성하며, 그 위에 두께가 5 내지 10 nm의 실리콘 산화막(2c)을 습식 산화에 의해 성장시킨다.
다음에, ONO막(2)상에 레지스트막(3)을 도포에 의해 형성하고, 도 34에 도시한 바와 같이, 비트 라인 확산층을 형성하기 위한 형상으로 이 레지스트막(3)을 패터닝한다. 계속해서, 에칭에 의해 ONO막(2)의 실리콘 산화막(2c)과 실리콘 질화막 (2b)을 제거한다. 계속해서, 레지스트막(3)을 마스크로 하여 비소 이온을 반도체 기판(1)의 표면에 이온 주입함으로써 비트 라인 확산층(4)을 형성한다. 이 때의 도우즈량은 예컨대 1×1015 내지 3×1015 cm-2 정도이다.
그 후, 도 35에 도시한 바와 같이, 습식 산화에 의해 비트 라인 확산층(4) 표면에 두께가 400 내지 600 nm의 실리콘 산화막(5)을 성장시킨다. 이 결과, ONO막(2)의 양단부가 약간 융기된다.
다음에, 인이 도핑된 비결정 실리콘(DASi)막을 CVD법에 의해 성장시키고, 그 위에 텅스텐 실리사이드(WSi)막을 CVD법에 의해 성장시킨다. DASi막의 두께는 100 내지 150 nm이고, WSi막의 두께는 100 내지 180 nm이다. 계속해서, WSi막 상에 레 지스트막을 도포에 의해 형성하고, 워드선 및 주변 영역의 트랜지스터의 게이트 전극을 형성하기 위한 형상으로 이 레지스트막을 패터닝한다. 그리고, 도 36에 도시한 바와 같이, 에칭에 의해 WSi막 및 DASi막을 순차 제거함으로써 워드선(6) 및 주변 영역의 트랜지스터의 게이트 전극(도시하지 않음)을 형성한다. 그 후, 레지스트막을 제거하고, 재차 전면에 새로운 레지스트막을 도포에 의해 형성하여, 채널 중지 확산층을 형성하기 위한 형상으로 이 레지스트막을 패터닝한다. 계속해서, 이 레지스트막을 마스크로 하여 붕소 이온을 반도체 기판(1)의 표면에 이온 주입함으로써 채널 중지 확산층(7)을 형성한다. 이 때의 도우즈량은 예컨대 5×1012 내지 1×1013 cm-2 정도이다. 채널 중지 확산층(7)에 의해 비트 라인 확산층(4) 사이의 소자 분리가 행해진다. 또, 주변 영역에 있어서, DASi막을 형성하기 전에 주변 영역에 개구부가 형성된 레지스트막을 마스크로 하여 주변 영역내의 ONO막(2)을 제거한 후, 이 레지스트막을 박리하여, 게이트 산화막(도시하지 않음)을 형성한다.
다음에, 전면에 두께가 100 내지 200 nm의 CVD 산화막을 성장시키고, 이 CVD 산화막에 이방성 에칭을 행함으로써, 도 37에 도시한 바와 같이, 주변 영역의 트랜지스터의 게이트 전극(도시하지 않음) 및 워드선(6)의 측방에 측벽(8)을 형성한다. 층간 절연막(9)을 전면에 형성하고, 추가로, 배선(도시하지 않음)의 형성 등을 행한다. 이와 같이 하여, NOR형 플래시 메모리를 제조할 수 있다.
도 38 및 도 39는 각각 AND형 플래시 메모리의 구성을 도시하는 회로도 및 레이아웃도이다. 또한, 도 40(a)은 도 39의 I-I선에 따른 단면도이고, 도 40(b)은 도 39의 II-II선에 따른 단면도이며, 도 40(c)은 도 39 중의 III-III선에 따른 단면도이다.
AND형 플래시 메모리(제2 종래예)에 있어서, 도 38 및 도 39에 도시한 바와 같이, 복수 라인의 비트선 및 복수 라인의 워드선이 서로 직교하도록 배치되어 있다. 그리고, 서로 인접하는 2 라인의 비트선에, 각각 1개의 플래시 메모리 셀을 구성하는 2층 게이트 구조의 트랜지스터의 소스 또는 드레인 중 어느 하나가 접속되어 있다. 단, NOR형 플래시 메모리와 다르게 비트선을 사이에 두고 인접하는 트랜지스터 사이에는 2 라인의 비트선이 설치되어 있고, 이들 트랜지스터는 각각의 비트선에 접속되어 있다. 따라서, 비트선은 그것이 연장되는 방향으로 배치된 여러 개의 트랜지스터에만 공유되어 있다. 또한, 이들 트랜지스터의 게이트는 워드선에 접속되어 있다.
또한, 도 39 및 도 40에 도시한 바와 같이, 비트선은 반도체 기판(1)의 표면에 형성된 비트 라인 확산층(4)으로 구성되어 있다. 또, 서로 다른 트랜지스터에 접속되어 서로 인접하는 비트선(비트 라인 확산층) 사이에는 소자 분리 산화막(12)이 형성되어 있다. 한편, 워드선(6)은 반도체 기판(1)상에 절연막 등을 통해 형성된 반도체막으로 구성되어 있다. 구체적으로는, 채널[반도체 기판(1)]과 워드선(6) 사이에는 터널 산화막(13), 플로팅 게이트(14) 및 ONO막(2)이 있다. 비트 라인 확산층(4)과 워드선(6) 사이에는 터널 산화막(13)보다 두꺼운 산화막(5), 플로팅 게이트(14) 및 ONO막(2)이 있다. 플로팅 게이트(14)는 트랜지스터마다 구획되어 있다. 그리고, 전면에 층간 절연막(9)이 형성되어 있다. 또한, 반도체 기판(1) 표면 의 비트 라인 확산층(4) 또는 워드선(6) 중 어느 것도 형성되어 있지 않은 영역에는 채널 중지 확산층(7)이 형성되어 있다. 또, 도 39에 있어서, 비트 라인 확산층 (4)의 실리콘 산화막(5) 이외의 절연막[ONO막(2), 층간 절연막(9), 터널 산화막 (13)]은 생략된다.
다음에, 제2 종래예와 단면 구조가 다른 제3 종래예에 대해서 설명한다. 제3 종래예는 일본 특허 공개 공보 평8-172174호에 개시된 것이다. 도 41은 제3 종래예의 구성을 도시한 도면으로서, (a)는 도 39의 I-I선에 따른 단면도이고, (b)는 도 39의 II-II선에 따른 단면도이며, (c)는 도 39의 III-III선에 따른 단면도이다.
제2 종래예에서는 채널 중지 확산층(7)이 반도체 기판(1)의 표면에 그대로 형성되어 있지만, 제3 종래예에서는 반도체 기판(1)의 그 부분에 홈(15)이 형성되고, 그 저부 및 측부에 경사 이온 주입이 행해져 채널 중지 확산층(7)이 형성되어 있다. 또한, 채널 중지 확산층(7) 및 플래시 메모리 셀(16)을 덮는 열산화막(17)이 형성되어 있다. 추가로, 층간 절연막으로서 CVD 산화막이 형성되어 있다.
다음에, 제3 종래예에 따른 AND형 플래시 메모리를 제조하는 방법에 대해서 설명한다. 도 42 및 도 43은 제3 종래예에 따른 AND형 플래시 메모리를 제조하는 방법을 공정 순으로 도시하는 단면도이다. 또, 도 42(a) 및 도 43(a)은 도 41(a)에 도시하는 영역을 나타내고, 도 42(b) 및 도 43(b)은 도 41(b)에 도시하는 영역을 나타내며, 도 42(c) 및 도 43(c)은 도 41(c)에 도시하는 영역을 나타낸다.
제3 종래예에 따른 AND형 플래시 메모리를 제조하는 경우, 도 40에 도시한 바와 같은 구조를 형성하기 위해서, 워드선(6), ONO막(2) 및 플로팅 게이트(14)를 패터닝할 때에 사용한 레지스트막(16) 및 비트 라인 확산층(4)상의 산화막(5)을 마스크로 하여 터널 산화막(13) 및 반도체 기판(1)을 에칭함으로써, 도 42에 도시한 바와 같이, 홈(15)을 형성한다. 계속해서, 채널 중지되는 이온을 경사 주입함으로써 홈(15)의 저부 및 측부에 채널 중지 확산층(7)을 형성한다. 그 후, 레지스트막 (16)을 박리한다.
그리고, 도 43에 도시한 바와 같이, 채널 중지 확산층(7) 및 플래시 메모리 셀(16)을 덮는 열산화막(17)을 성장시키고, 추가로 전면에 CVD 산화막을 층간 절연막(9)으로서 형성한다. 그 후, 배선의 형성 등을 행한다.
또한, 제4 종래예로서, 일본 특허 공개 공보 평5-275716호에 워드선의 측방에 측벽을 형성하고, 이 측벽을 마스크로 하여 반도체 기판에 홈을 형성하며, 그 저부에 채널 중지 확산층을 형성하고, 그 측부에 비트선을 형성하는 방법이 개시되어 있다.
전술한 각 종래예에는 이하와 같은 문제점이 있다.
제1 종래예 및 제2 종래예에서는, 소자간의 분리가 채널 중지 확산층(7)에 의해서만 행해지기 때문에, 고집적화 및 면적 절약화 등을 위해 비트선의 간격이 좁혀지면, 비트선간의 내압을 확보할 수 없게 된다.
또한, 제3 종래예에서는, 워드선(6), ONO막(2) 및 플로팅 게이트(14)를 패터닝할 때 사용하는 레지스트막(16)을 그대로 마스크로서 사용하여 터널 산화막(13) 및 반도체 기판(1)을 에칭함으로써 홈(15)을 형성하기 때문에, 레지스트막(16)이 비교적 얇으면, 이들 처리에 견딜 수 없고, 에칭시에 레지스트막(16)의 패턴이 변 화될 우려가 있다. 한편, 비교적 두꺼운 레지스트막(16)을 사용하면, 워드선폭을 쉽게 좁힐 수 없게 된다. 또한, 홈(15)을 형성한 후에, 홈(15)의 측부에까지 채널 중지 확산층(7)을 형성하고 있기 때문에, 플래시 메모리의 실효적인 채널 폭이 좁아지고, 트랜지스터의 전류가 감소한다.
또한, 제4 종래예에서는, 게이트 전극 자체가 설치된 층 내에서는 개개의 메모리 셀의 게이트 전극은 서로 독립된 것으로 되어 있다. 또한, 비트선은 전술한 바와 같이, 홈의 측부에 형성되어 있다. 따라서, 이러한 구조 및 제조 방법을 워드선과 게이트 전극 또는 제어 게이트가 동일한 층으로 구성되는 플래시 메모리에 그대로 적용하는 것은 불가능하다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 고집적화 등을 위해, 비트선 사이의 내압을 확보하면서, 워드선의 폭을 좁힐 수 있는 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본원 발명자는 예의 검토 결과, 이하에 도시하는 발명의 여러 가지 형태에 도달하였다.
본원의 제1 발명에 따른 불휘발성 반도체 기억 장치는 반도체 기판과, 상기 반도체 기판의 표면에 형성된 확산층으로 이루어진 복수 라인의 비트선과, 상기 반도체 기판의 상측에 형성된 도전층으로 이루어지고, 평면에서 보아 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선을 포함한다. 그리고, 상기 워드선상에 형성된 제1 절연막과, 상기 워드선을 따라형성된 제2 절연막을 더 포함한다. 또한, 인접하는 2 라인의 워드선 사이에 있어서, 평면에서 볼 때 상기 2 라인의 워드선상에 형성된 제1 절연막 및 인접하는 2 라인의 비트선에 의해 획정된 영역내의 상기 반도체 기판의 표면에 상기 제1 절연막 및 상기 제2 절연막에 정합하도록 홈이 형성되고, 상기 홈의 저부에 채널 중지 확산층이 형성되며, 상기 홈 내에 절연막이 매립되어 있는 것을 특징으로 한다.
본원의 제2 발명에 따른 불휘발성 반도체 기억 장치도, 반도체 기판과, 상기 반도체 기판의 표면에 형성된 확산층으로 이루어진 복수 라인의 비트선과, 상기 반도체 기판의 상측에 형성된 도전층으로 이루어지고, 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선을 갖는 불휘발성 반도체 기억 장치를 대상으로 한다. 그리고, 본 발명에서는, 인접하는 2 라인의 워드선 사이에 있어서, 평면에서 볼 때 상기 2 라인의 워드선 및 인접하는 2 라인의 비트선에 의해 정의된 영역내의 상기 반도체 기판의 표면에 홈이 형성되고, 상기 홈의 저부에 채널 중지 확산층이 형성되며, 각 워드선의 측방에 상기 홈의 측벽면을 덮는 측벽이 형성되고, 상기 홈 내에 절연막이 매립되어 있는 것을 특징으로 한다.
본원의 제3 발명에 따른 불휘발성 반도체 기억 장치의 제조 방법은 반도체 기판상에 순차 적층된 제1 산화막, 질화막 및 제2 산화막으로 이루어진 적층체를 형성하는 공정과, 상기 반도체 기판의 표면에 확산층으로 이루어진 복수 라인의 비트선을 형성하는 공정과, 상기 복수 라인의 비트선상에 제1 절연막을 형성하는 공정을 갖는 불휘발성 반도체 기억 장치의 제조 방법을 대상으로 한다. 그리고, 본 발명에 따른 제조 방법은, 또한, 전면에 도전층 및 제2 절연막을 순차 형성하는 공 정과, 상기 도전층 및 상기 제2 절연막을 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선의 평면 형상으로 가공하는 공정과, 상기 워드선의 측방에 제3 절연막으로 이루어진 측벽을 형성하는 공정과, 상기 제1 절연막, 상기 제2 절연막 및 측벽을 마스크로 하여 상기 반도체 기판의 표면을 에칭함으로써 홈을 형성하는 공정과, 상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과, 상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 한다.
본원의 제4 발명에 따른 불휘발성 반도체 기억 장치의 제조 방법도, 반도체 기판상에 순차 적층된 제1 산화막, 질화막 및 제2 산화막으로 이루어진 적층체를 형성하는 공정과, 상기 반도체 기판의 표면에 확산층으로 이루어진 복수 라인의 비트선을 형성하는 공정과, 상기 복수 라인의 비트선상에 제1 절연막을 형성하는 공정을 갖는 불휘발성 반도체 기억 장치의 제조 방법을 대상으로 한다. 그리고, 본 발명에 따른 제조 방법은, 또한, 전면에 도전층 및 제2 절연막을 순차 형성하는 공정과, 상기 도전층 및 상기 제2 절연막을 평면에서 보아 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선의 평면 형상으로 가공하는 공정과, 상기 제1 절연막 및 상기 제2 절연막을 마스크로 하여 상기 반도체 기판의 표면을 에칭함으로써 홈을 형성하는 공정과, 상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과, 상기 워드선의 측방에 상기 홈의 저부까지 연장되는 제3 절연막으로 이루어진 측벽을 형성하는 공정과, 상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 한다.
본원의 제5 발명에 따른 불휘발성 반도체 기억 장치의 제조 방법도 반도체 기판상에 순차 적층된 제1 산화막, 질화막 및 제2 산화막으로 이루어진 적층체를 형성하는 공정과, 상기 반도체 기판의 표면에 확산층으로 이루어진 복수 라인의 비트선을 형성하는 공정과, 상기 복수 라인의 비트선상에 제1 절연막을 형성하는 공정을 갖는 불휘발성 반도체 기억 장치의 제조 방법을 대상으로 한다. 그리고, 본 발명에 따른 제조 방법은, 또한, 전면에 도전층 및 제2 절연막을 순차 형성하는 공정과, 상기 도전층 및 상기 제2 절연막을 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선의 평면 형상으로 가공하는 공정과, 상기 도전층 및 상기 제2 절연막을 덮는 동시에, 평면에서 볼 때 인접하는 2 라인의 워드선 사이에서 상기 2 라인의 워드선으로부터 이격된 영역에 개구부가 형성된 레지스트막을 형성하는 공정과, 상기 제1 절연막 및 상기 레지스트막을 마스크로 하여 상기 반도체 기판의 표면을 에칭함으로써 홈을 형성하는 공정과, 상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과, 상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 한다.
본원의 제6 발명에 따른 불휘발성 반도체 기억 장치의 제조 방법은 반도체 기판상에 터널 절연막을 형성하는 공정과, 상기 반도체 기판의 표면에 확산층으로 이루어진 복수 라인의 비트선을 형성하는 공정과, 상기 복수 라인의 비트선상에 제1 절연막을 형성하는 공정과, 상기 터널 절연막 및 상기 제1 절연막상에 플로팅 게이트를 형성하는 공정과, 상기 플로팅 게이트상에 순차 적층된 제1 산화막, 질화막 및 제2 산화막으로 이루어진 적층체를 형성하는 공정을 갖는 불휘발성 반도체 기억 장치의 제조 방법을 대상으로 한다. 그리고, 본 발명에 따른 제조 방법은, 또한, 전면에 도전층 및 제2 절연막을 순차 형성하는 공정과, 상기 도전층 및 상기 제2 절연막을 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선의 평면 형상으로 가공하는 공정과, 상기 워드선의 측방에 제3 절연막으로 이루어진 측벽을 형성하는 공정과, 상기 제1 절연막, 상기 제2 절연막 및 측벽을 마스크로 하여 상기 반도체 기판의 표면을 에칭함으로써 홈을 형성하는 공정과, 상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과, 상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 한다.
본원의 제7 발명에 따른 불휘발성 반도체 기억 장치의 제조 방법도, 반도체 기판상에 터널 절연막을 형성하는 공정과, 상기 반도체 기판의 표면에 확산층으로 이루어진 복수 라인의 비트선을 형성하는 공정과, 상기 복수 라인의 비트선상에 제1 절연막을 형성하는 공정과, 상기 터널 절연막 및 상기 제1 절연막상에 플로팅 게이트를 형성하는 공정과, 상기 플로팅 게이트상에 순차 적층된 제1 산화막, 질화막 및 제2 산화막으로 이루어진 적층체를 형성하는 공정을 갖는 불휘발성 반도체 기억 장치의 제조 방법을 대상으로 한다. 그리고, 본 발명에 따른 제조 방법은, 또한, 전면에 도전층 및 제2 절연막을 순차 형성하는 공정과, 상기 도전층 및 상기 제2 절연막을 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선의 평면 형상으로 가공하는 공정과, 상기 제1 절연막 및 상기 제2 절연막을 마스크로 하여 상기 반도체 기판의 표면을 에칭함으로써 홈을 형성하는 공정과, 상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과, 상기 워드선 의 측방에 상기 홈의 저부까지 연장되는 제3 절연막으로 이루어진 측벽을 형성하는 공정과, 상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 한다.
본원의 제8 발명에 따른 불휘발성 반도체 기억 장치의 제조 방법도, 반도체 기판상에 터널 절연막을 형성하는 공정과, 상기 반도체 기판의 표면에 확산층으로 이루어진 복수 라인의 비트선을 형성하는 공정과, 상기 복수 라인의 비트선상에 제1 절연막을 형성하는 공정과, 상기 터널 절연막 및 상기 제1 절연막상에 플로팅 게이트를 형성하는 공정과, 상기 플로팅 게이트상에 순차 적층된 제1 산화막, 질화막 및 제2 산화막으로 이루어진 적층체를 형성하는 공정을 갖는 불휘발성 반도체 기억 장치의 제조 방법을 대상으로 한다. 그리고, 본 발명에 따른 제조 방법은, 또한, 전면에 도전층 및 제2 절연막을 순차 형성하는 공정과, 상기 도전층 및 상기 제2 절연막을 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선의 평면 형상으로 가공하는 공정과, 상기 도전층 및 상기 제2 절연막을 덮는 동시에, 평면에서 볼 때 인접하는 2 라인의 워드선 사이에서 상기 2 라인의 워드선으로부터 이격된 영역에 개구부가 형성된 레지스트막을 형성하는 공정과, 상기 제1 절연막 및 상기 레지스트막을 마스크로 하여 상기 반도체 기판의 표면을 에칭함으로써 홈을 형성하는 공정과, 상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과, 상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 한다.
본원의 제9 발명에 따른 불휘발성 반도체 기억 장치의 제조 방법은 반도체 기판과, 상기 반도체 기판의 표면에 형성된 확산층으로 이루어진 복수 라인의 비트 선과, 상기 반도체 기판의 상측에 형성된 도전층으로 이루어지고, 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선을 갖는 불휘발성 반도체 기억 장치를 제조하는 방법이다. 그리고, 본 발명에 따른 제조 방법은, 또한, 상기 복수 라인의 비트선상 및 상기 복수 라인의 워드선상에 절연막을 형성해 두고, 상기 절연막을 마스크로 하여 상기 반도체 기판을 에칭함으로써 홈을 형성하는 공정과, 상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과, 상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 한다.
본원의 제10 발명에 따른 불휘발성 반도체 기억 장치의 제조 방법도, 반도체 기판과, 상기 반도체 기판의 표면에 형성된 확산층으로 이루어진 복수 라인의 비트선과, 상기 반도체 기판의 상측에 형성된 도전층으로 이루어지고, 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선을 갖는 불휘발성 반도체 기억 장치를 제조하는 방법이다. 그리고, 본 발명에 따른 제조 방법은, 또한, 상기 복수 라인의 비트선상에 절연막을 형성하고, 상기 복수 라인의 워드선상에 레지스트막을 형성해 두며, 상기 절연막 및 상기 레지스트막을 마스크로 하여 상기 반도체 기판을 에칭함으로써 홈을 형성하는 공정과, 상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과, 상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 한다.
본 발명에 있어서는, 절연막만을 마스크로 하여 반도체 기판을 에칭함으로써 홈을 형성할 수 있기 때문에, 그 홈의 저부에 채널 중지 확산층을 형성하고, 홈 내에 절연막을 매립함으로써 비트선 사이에 높은 내압을 확보하는 것이 가능하다. 또 한, 그 때의 마스크를 절연막만으로 함으로써 워드선의 미세 가공이 가능해진다.
또, 상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정에 있어서, 상기 홈의 측부에도 이온 주입에 의해 채널 중지 확산층을 형성함으로써 트랜지스터의 협채널 효과를 저감하는 것이 가능해진다.
이하, 본 발명의 실시 형태에 따른 불휘발성 반도체 기억 장치 및 그 제조 방법에 대해서 첨부의 도면을 참조하여 구체적으로 설명한다.
(제1 실시 형태)
우선, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(NOR형 플래시 메모리)에 대해서 설명한다. 제1 실시 형태의 회로 구성은 도 30에 도시하는 것과 동일하다. 한편, 레이아웃 및 단면 구조는 각각 도 31 및 도 32에 도시하는 제1 종래예와 다르다. 도 1은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(NOR형 플래시 메모리)의 구성을 도시하는 레이아웃도이다. 또한, 도 2(a)는 도 1의 I-I선에 따른 단면도이고, (b)는 도 1의 II-II선에 따른 단면도이며, (c)는 도 1의 III-III선에 따른 단면도이다.
제1 실시 형태에 있어서도, 도 2에 도시한 바와 같이, 비트선이 반도체 기판(1)의 표면에 형성된 비트 라인 확산층(4)으로 구성되고, 워드선(6)은 반도체 기판(1)상에 절연막을 통해 형성된 반도체막으로 구성되어 있다. 워드선(6)의 측방에는 측벽(8)이 형성되어 있다. 워드선(6)상에는 실리콘 질화막(22)이 형성되어 있다. ONO막(2)은 측벽(8)과 반도체 기판(1) 사이에도 있다. 그리고, 전면에 층간 절 연막(9)이 형성되어 있다. 또한, 반도체 기판(1) 표면의 비트 라인 확산층(4), 워드선(6) 또는 측벽(8) 중 어느 하나도 형성되어 있지 않은 영역에는 홈(21)이 형성되어 있다. 본 실시 형태에 있어서는, 이 홈(21)의 저부에 채널 중지 확산층(7)이 형성되어 있다. 층간 절연막(9)은 홈(21) 내에도 매립되어 있다. 층간 절연막(9)은 예컨대 CVD법에 의해 형성된 것이다. 또, 도 1에 있어서, 비트 라인 확산층(4)상의 실리콘 산화막(5) 및 워드선(6)상의 실리콘 질화막(22) 이외의 절연막[ONO막(2), 측벽(8) 및 층간 절연막(9)]은 생략된다.
따라서, 채널 중지 확산층(7)의 패턴은 제1 실시 형태에서는 도 31에 도시하는 것과 약간 다르다. 구체적으로는, 도 1에 도시한 바와 같이, 워드선(6)과 채널 중지 확산층(7)이 직접 접하는 일은 없고, 이들 사이에 측벽(8)의 폭에 해당하는 간극이 있다.
이와 같이 구성된 제1 실시 형태에 있어서는, 채널 중지 확산층(7) 뿐만 아니라 홈(21) 내에 매립된 층간 절연막(9)에 의해서도 소자 분리가 행해지고 있다. 이 때문에, 높은 내압을 확보할 수 있다. 또한, 홈(21)의 형성에 있어서, 도 2(c)에 도시한 바와 같이, 워드선(6) 사이의 홈(21)과 워드선(6) 사이에는 측벽(8)이 있고, 또한, 워드선(6)상에 실리콘 질화막(22)이 있기 때문에, 이들 측벽(8), 실리콘 질화막(22) 및 실리콘 산화막(5)을 마스크로 함으로써 레지스트막을 마스크로 할 필요가 없다. 이 때문에, 워드선(6)을 용이하게 미세 가공하는 것도 가능하다. 또한, 홈(21)을 형성할 때의 손상에 의한 트랜지스터 특성의 변동도 쉽게 생기지 않는다. 또, 측벽(8)의 형성에 대해서는, 메모리 셀 어레이 내에 형성하기 위한 전 용 공정이 필요한 것이 아니라 디코더 등의 주변 회로내의 MOS 트랜지스터를 형성하기 위해서 측벽을 형성하는 공정과 동시에 측벽(8)을 형성할 수 있다. 따라서, 공정의 증가를 초래하는 일은 없다.
다음에, 상술한 바와 같이 구성된 제1 실시 형태에 따른 NOR형 플래시 메모리를 제조하는 방법에 대해서 설명한다. 도 3 내지 도 8은 본 발명의 제1 실시 형태에 따른 NOR형 플래시 메모리를 제조하는 방법을 공정 순으로 도시하는 단면도이다. 또, 도 3 내지 도 8의 (a)는 도 1의 I-I선에 따른 단면도에 해당하고, (b)는 도 1의 II-II선에 따른 단면도에 해당하며, (c)는 도 1의 III-III선에 따른 단면도에 해당한다.
우선, 도 3에 도시한 바와 같이, 반도체 기판(1)의 표면에 ONO막(2)을 형성한다. ONO막(2)의 형성에서는, 우선, 800 내지 1100℃ 정도에서의 열산화에 의해 두께가 3 내지 10 nm의 실리콘 산화막(2a)을 성장시킨다. 다음에, 실리콘 산화막(2a)상에, 두께가 12 내지 16 nm의 실리콘 질화막(2b)을 600 내지 800℃ 정도에서의 CVD법에 의해 형성한다. 그리고, 실리콘 질화막(2b)상에, 두께가 5 내지 10 nm의 실리콘 산화막(2c)을 1000 내지 1100℃에서 습식 산화에 의해 성장시킨다. 또, 실리콘 질화막(2b)의 두께를 5 내지 10 nm으로 하여 실리콘 산화막(2c)을 CVD법에 의해 형성하여도 좋다.
다음에, ONO막(2)상에 레지스트막(3)을 도포에 의해 형성하고, 도 4에 도시하는 바와 같이, 비트 라인 확산층의 형성 예정 영역에만 개구부가 존재하도록 이 레지스트막(3)을 패터닝한다. 계속해서, 에칭에 의해 ONO막(2)의 실리콘 산화막 (2c) 및 실리콘 질화막(2b)을 제거한다. 계속해서, 레지스트막(3)을 마스크로 하여 비소 이온을 반도체 기판(1)의 표면에 이온 주입함으로써 비트 라인 확산층(4)을 형성한다. 이 때의 도우즈량은 예컨대 1×1015 내지 3×1015 cm-2 정도이고, 가속 전압은 예컨대 60 내지 80 keV이며, 경사 각도(입사 각도)는 예컨대 O°이다.
그 후, 도 5에 도시한 바와 같이, 800 내지 1000℃ 정도에서의 습식 산화에 의해 비트 라인 확산층(4) 표면에 두께가 400 내지 600 nm의 실리콘 산화막(5)을 성장시킨다. 이 결과, ONO막(2)의 양단부가 약간 융기된다.
다음에, 인이 도핑된 비결정 실리콘(DASi)막을 CVD법에 의해 성장시키고, 그 위에 텅스텐 실리사이드(WSi)막을 CVD법에 의해 성장시킨다. 인의 도핑량은 예컨대 2×1020 내지 3×1021 cm-3 정도이다. 또한, DASi막의 두께는 100 내지 150 nm이며, WSi막의 두께는 100 내지 180 nm이다. 또한, 본 실시 형태에 있어서는, WSi막상에 실리콘 질화막을 CVD법에 의해 성장시킨다. 이 실리콘 질화막의 두께는 50 내지 150 nm이다. 또, 실리콘 질화막 대신에 반도체 기판(1)과의 에칭 선택비를 확보할 수 있는 막, 예컨대 실리콘 산화막 또는 실리콘 산질화막을 형성하여도 좋다. 계속해서, 실리콘막상에 레지스트막을 도포에 의해 형성하고, 워드선 및 주변 영역의 트랜지스터의 게이트 전극을 형성하기 위한 형상으로, 즉, 워드선 및 주변 영역의 트랜지스터의 게이트 전극의 형성 예정 영역에만 개구부가 존재하도록, 이 레지스트막을 패터닝한다. 그리고, 도 6에 도시한 바와 같이, 에칭에 의해 실리콘 질화막, WSi막 및 DASi막을 순차 제거함으로써 워드선(6) 및 주변 영역의 트랜지스터의 게이트 전극(도시하지 않음)을 형성한다. 또, 주변 영역에 있어서, DASi막을 형성하기 전에, 주변 영역에 개구부가 형성된 레지스트막을 마스크로 하여 주변 영역내의 ONO막(2)을 제거한 후, 이 레지스트막을 박리하여 게이트 산화막(도시하지 않음)을 형성해 둔다.
다음에, 전면에 두께가 100 내지 200 nm의 CVD 산화막을 성장시키고, 이 CVD 산화막에 이방성 에칭을 행함으로써, 도 7에 도시한 바와 같이, 주변 영역의 트랜지스터의 게이트 전극(도시하지 않음) 및 워드선(6)의 측방에 측벽(8)을 형성한다. 또한, 이 이방성 에칭에 의해 CVD 산화막 바로 아래에 있는 ONO막(2)도 제거된다. 또, CVD 산화막 대신에 반도체 기판(1)과의 에칭 선택비를 확보할 수 있는 막, 예컨대 실리콘 질화막 또는 실리콘 산질화막을 형성하여도 좋다.
그 후, 주변 영역을 덮어 플래시 메모리 셀부만을 노출시키는 레지스트막(도시하지 않음)을 형성하고, 이 레지스트막을 마스크로 하여 에칭을 행한다. 플래시 메모리 셀부 내에 있어서는, 실리콘 질화막(22), 실리콘 산화막(5) 및 측벽(8)도 마스크로서 기능하기 때문에, 이들에 덮여져 있지 않은 반도체 기판(1)만이 에칭된다. 이 결과, 도 8에 도시한 바와 같이, 홈(21)이 형성된다. 또한, 레지스트막, 실리콘 질화막(22), 실리콘 산화막(5) 및 측벽(8)을 마스크로 하여 붕소 이온을 홈(21)의 저부에 이온 주입함으로써 채널 중지 확산층(7)을 형성한다. 이 때의 도우즈량은 예컨대 5×1012 내지 1×1013 cm-2 정도이고, 가속 전압은 예컨대 20 내지 40 keV이며, 경사 각도(입사 각도)는 예컨대 O°이다. 그 후, 레지스트막을 제거하 고, 예컨대 CVD법에 의해 층간 절연막(9)을 전면에 형성하며, 추가로, 배선(도시하지 않음)의 형성 등을 행한다. 이와 같이 하여, 제1 실시 형태에 따른 NOR형 플래시 메모리를 제조할 수 있다. 또, 붕소 이온의 이온 주입을 경사 주입에 의해 행하여 홈(21)의 측부에도 채널 중지 확산층(7)을 형성하여도 좋다. 이러한 경우, 트랜지스터의 협채널 효과를 감소시킨다.
도 9 및 도 10은 NOR형 플래시 메모리의 동작을 도시하는 개략도이다. 도 9(a)는 데이터 「0」의 기록 동작을 나타내고, 도 9(b)는 데이터 「0」의 소거 동작을 나타낸다. 또한, 도 10은 데이터의 판독 동작을 나타내고, (a)는 「1」의 데이터가 기억되어 있는 경우를 나타내며, (b)는「O」의 데이터가 기억되어 있는 경우를 나타낸다.
데이터의 기록이 열 전자의 주입(CHE)에 의해 행해지는 경우, 도 9(a)에 도시한 바와 같이, 게이트 전압, 드레인 전압 및 소스 전압이 각각 예컨대 10 V, 5 V, 0 V로 설정된다. 또한, 기판의 전위는 0 V이다. 그리고, 채널(20)로부터 주입된 전자가 ONO막(2)의 실리콘 질화막(2b) 중에 트랩되거나 또는 실리콘 산화막(2a)과 실리콘 질화막(2b)의 계면에 트랩된다. 또, 도 9(a)는 드레인 근방에 전자가 주입되는 경우를 나타내고 있지만, 기록시의 소스 전압과 드레인 전압을 교체함으로써 소스 근방에 전자를 주입하여 데이터를 기록하는 것이 가능하다. 즉, 도 30에 있어서 점선의 원으로 도시한 바와 같이, 2 비트의 기억이 가능하다.
한편, 데이터의 소거가 밴드 사이의 터널 효과에 의해 행해지는 경우, 도 9(b)에 도시한 바와 같이, 게이트 전압, 드레인 전압 및 소스 전압이 각각 예컨대 -5 V, 5 V, 플로팅으로 설정된다. 또한, 기판의 전위는 0 V이다. 그리고, 홀이 드레인에 해당하는 비트 라인 확산층(4)으로부터 ONO막(2)의 실리콘 질화막(2b)에 주입되거나 또는 실리콘 산화막(2a)과 실리콘 질화막(2b)의 계면에 주입된다. 이 결과, 실리콘 질화막(2b) 또는 상기 계면에 전자가 트랩되어 있는 경우, 이 전자와 홀이 서로 부정되어 데이터의 소거가 행해진다. 실리콘 질화막(2b) 또는 상기 계면에 전자가 트랩되어 있지 않은 경우에는, 실리콘 질화막(2b) 또는 상기 계면에 홀이 트랩된다. 또, 도 9(b)는 드레인 근방에만 홀이 주입되는 경우를 나타내고 있지만, 소거시의 소스 전압을 드레인 전압과 같은 것, 예컨대 5 V로 설정함으로써 소스 근방에 주입되어 있는 전자를 드레인 근방의 것과 동시에 홀과 서로 부정되어 일괄하여 데이터를 소거하는 것이 가능하다.
데이터의 판독시에는 도 10(a) 및 도 10(b)에 도시한 바와 같이, 게이트 전압, 드레인 전압 및 소스 전압이 각각 예컨대 3.3 V, 1 V, 0 V로 설정된다. 또한, 기판의 전위는 0 V이다. 그리고, 실리콘 질화막(2b) 또는 실리콘 산화막(2a)과 실리콘 질화막(2b)의 계면에 전자가 트랩되어 있지 않은 경우에는, 도 10(a)에 도시한 바와 같이, 소스에 해당하는 비트 라인 확산층(4)과 드레인에 해당하는 비트 라인 확산층(4)이 채널(20)에 의해 접속되고, 이들 비트 라인 확산층(4) 사이에 소스·드레인간 전류가 흐른다. 이 결과, 「0」의 데이터가 판독된다. 한편, 실리콘 질화막(2b) 또는 상기 계면에 전자가 트랩되어 있는 경우에는, 도 10(b)에 도시한 바와 같이, 채널(20)이 드레인에 해당하는 비트 라인 확산층(4)까지 닿지 않고, 2개의 비트 라인 확산층(4) 사이에 소스·드레인간 전류가 흐르지 않는다. 이 결과, 「1」의 데이터가 판독된다.
(제2 실시 형태)
다음에, 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치(NOR형 플래시 메모리)에 대해서 설명한다. 제2 실시 형태의 회로 구성은 도 30에 도시하는 것과 마찬가지이다. 한편, 레이아웃 및 단면 구조가 제1 종래예 및 제1 실시 형태와 다르다. 도 11은 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치(NOR형 플래시 메모리)의 구성을 도시하는 레이아웃도이다. 또한, 도 12(a)는 도 11의 I-I선에 따른 단면도이고, 도 12(b)는 도 11의 II-II선에 따른 단면도이며, 도 12(c)는 도 11의 III-lII선에 따른 단면도이다.
제2 실시 형태에 있어서는, 워드선(6)상에 코발트 실리사이드막(24)이 형성되어 있다. 또한, 반도체 기판(1) 표면의 비트 라인 확산층(4) 또는 워드선(6) 중 어느 것도 형성되어 있지 않은 영역에는 홈(23)이 형성되어 있다. 본 실시 형태에 있어서는, 이 홈(23)의 저부에 채널 중지 확산층(7)이 형성되어 있다. 측벽(8)은 비트 라인 확산층(4) 사이에서는, 도 12(b)에 도시한 바와 같이, 홈(23) 내에 형성되고, 워드선(6) 사이에서는, 도 12(c)에 도시한 바와 같이, 워드선(6) 및 그 위의 코발트 실리사이드막(24)의 측방에서 홈(23)의 저부에 걸쳐 형성되어 있다. 이 때문에, ONO막(2)은 제1 실시 형태와 다르게 측벽(8)의 아래쪽에는 형성되어 있지 않다. 또한, 층간 절연막(9)은 홈(23) 내에도 매립되어 있다. 층간 절연막(9)은 제1 실시 형태와 마찬가지로, 예컨대 CVD법에 의해 형성된 것이다. 또, 도 11에 있어서는, 비트 라인 확산층(4)상의 실리콘 산화막(5) 이외의 절연막[ONO막(2), 측벽(8) 및 층간 절연막(9)]은 생략하고 있다.
이와 같이 구성된 제2 실시 형태에 있어서는, 채널 중지 확산층(7) 뿐만 아니라 홈(23) 내에 매립된 층간 절연막(9)에 의해서도 소자 분리가 행해지고 있다. 또한, 홈(23)의 형성에 있어서는 도 12(c)에 도시한 바와 같이, 포토리소그래피 기법을 채용하여 워드선(6)을 패터닝할 때에 피가공막과 포토레지스트막 사이에 형성하는 반사 방지막(도시하지 않음) 및 실리콘 산화막(5)을 마스크로 함에 따라, 레지스트막을 마스크로 할 필요가 없다. 이 때문에, 높은 내압을 확보할 수 있는 동시에, 워드선(6)을 용이하게 미세 가공하는 것도 가능하다.
다음에, 상술한 바와 같이 구성된 제2 실시 형태에 따른 NOR형 플래시 메모리를 제조하는 방법에 대해서 설명한다. 도 13 내지 도 15는 본 발명의 제2 실시 형태에 따른 NOR형 플래시 메모리를 제조하는 방법을 공정 순으로 도시하는 단면도이다. 또, 도 13 내지 도 15의 (a)는 도 11의 I-I선에 따른 단면도에 해당하고, (b)는 도 11의 II-II선에 따른 단면도에 해당하며, (c)는 도 11의 III-III선에 따른 단면도에 해당한다.
우선, 제1 실시 형태의 경우와 마찬가지로 도 3 내지 도 6에 도시하는 공정을 행한다.
다음에, 주변 영역을 덮어 플래시 메모리 셀부만을 노출시키는 레지스트막(도시하지 않음)을 형성하고, 이 레지스트막을 마스크로 하여 에칭을 행한다. 플래시 메모리 셀부 내에 있어서는, 실리콘 질화막(22) 및 실리콘 산화막(5)도 마스크로로서 기능하기 때문에, 이들에 덮여져 있지 않은 ONO막(2) 및 반도체 기판(1)만 이 에칭된다. 이 결과, 도 13에 도시한 바와 같이, 홈(23)이 형성된다. 또한, 레지스트막, 실리콘 질화막(22) 및 실리콘 산화막(5)을 마스크로 하여 붕소 이온을 홈(23)의 저부에 이온 주입함으로써 채널 중지 확산층(7)을 형성한다. 이 때의 도우즈량은 예컨대 5×1012 내지 1×1013 cm-12 정도이고, 가속 전압은 예컨대 20 내지 40 keV이며, 경사 각도(입사 각도)는 예컨대 0°이다. 그 후, 레지스트막은 제거된다. 또, 붕소 이온의 이온 주입을 경사 주입에 의해 행하고, 홈(23)의 측부에도 채널 중지 확산층(7)을 형성하여도 좋다. 또한, 레지스트막의 패턴을, 워드선(6) 사이에 워드선(6)으로부터 이격되는 개구부를 설치하여도 좋다. 레지스트막의 패턴을 이러한 것으로 했을 경우, 홈(23)의 형성시에, 플래시 메모리 셀부내에 있어서, 레지스트막 및 실리콘 산화막(5)이 마스크로서 기능하고, 홈(23)과 워드선(6)의 가장자리가 이격된다. 또한, 이 레지스트막은 제3 종래예와는 다르게 워드선(6)의 에칭에는 사용하지 않기 때문에, 워드선(6)의 미세 가공에는 전혀 영향을 미치지 않는다. 따라서, 이 레지스트막을 비교적 두꺼운 것으로 하여도 워드선(6)을 미세 가공하는 것이 가능하고, 또한, 비교적 얇은 것으로 하여도 홈 형성 전에 손상을 받는 일은 없다.
그 후, 전면에 두께가 100 내지 200 nm의 CVD 산화막을 성장시키고, 이 CVD 산화막에 이방성 에칭을 행함으로써 주변 영역의 트랜지스터의 게이트 전극(도시하지 않음)의 측방에, 비트 라인 확산층(4) 사이에서는 도 14(b)에 도시한 바와 같이, 그리고 홈(23) 내에 및 워드선(6) 사이에서는 도 14(c)에 도시한 바와 같이, 워드선(6) 및 그 위의 코발트 실리사이드막(24)의 측방으로부터 홈(23)의 저부에 걸쳐 측벽(8)을 형성한다. 또, CVD 산화막 대신에 반도체 기판(1)과의 에칭 선택비를 확보할 수 있는 막, 예컨대 실리콘 질화막 또는 실리콘 산질화막을 형성하여도 좋다.
계속해서, 예컨대 인산을 이용한 보일 처리를 행함으로써 워드선(6) 및 주변 영역의 트랜지스터의 게이트 전극상의 실리콘 질화막(22)을 제거한다. 계속해서, 플루오르화수소산 처리를 행함으로써 주변 영역의 트랜지스터의 소스·드레인 확산층(도시하지 않음)상의 산화막을 제거한다. 그 후, Co막 및 TiN막을 순차 스퍼터링에 의해 전면에 형성하고, 450 내지 550℃에서의 램프 어닐링(RTA: rapid thermal annealing)을 행함으로써 이들 막과 워드선(6) 및 주변 영역의 트랜지스터의 게이트 전극 및 소스·드레인 확산층의 표면을 반응시킨다. 이 결과, 도 15에 도시한 바와 같이, 코발트 실리사이드막(24)이 형성된다. 그 후, 예컨대 CVD법에 의해 층간 절연막(9)을 전면에 형성하고, 추가로, 배선(도시하지 않음)의 형성 등을 행한다. 이와 같이 하여, 제2 실시 형태에 따른 NOR형 플래시 메모리를 제조할 수 있다.
(제3 실시 형태)
다음에, 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치(NOR형 플래시 메모리)에 대해서 설명한다. 제3 실시 형태의 회로 구성은 도 30에 도시하는 것과 마찬가지이다. 한편, 레이아웃 및 단면 구조가 제1 종래예와 제1 및 제2 실시 형태와 다르다. 도 16은 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기 억 장치(NOR형 플래시 메모리)의 구성을 도시하는 레이아웃도이다. 또한, 도 17(a)은 도 16의 I-I선에 따른 단면도이고, 도 17(b)은 도 16의 II-II선에 따른 단면도이며, 도 17(c)은 도 16의 III-III선에 따른 단면도이다.
제3 실시 형태에 있어서는, 워드선(6) 뿐만 아니라 비트 라인 확산층(4)상에도 코발트 실리사이드막(24)이 형성되어 있다. 비트 라인 확산층(4)상에 실리콘 산화막(5)은 형성되어 있지 않다. 또한, 제2 실시 형태와 마찬가지로, 반도체 기판(1) 표면의 비트 라인 확산층(4) 또는 워드선(6)의 어느 것도 형성되어 있지 않은 영역에 홈(23)이 형성되어 있다. 본 실시 형태에 있어서, 이 홈(23)의 저부에 채널 중지 확산층(7)이 형성되어 있다. 측벽(8)은 비트 라인 확산층(4) 사이에서는, 도 17(b)에 도시한 바와 같이, 홈(23) 내에 있어서 비트 라인 확산층(4)상의 코발트 실리사이드막(24)의 하단보다 아래쪽에 형성되고, 워드선(6) 사이에서는, 도 17(c)에 도시한 바와 같이, 코발트 실리사이드막(24)의 하단에서 홈(23)의 저부에 걸쳐 형성되어 있다. 또한, 코발트 실리사이드막(24)은 채널 중지 확산층(7)상에 있어서 측벽(8)에 둘러싸인 영역에도 형성되어 있다. 또, 도 16에 있어서는, 비트 라인 확산층(4)상의 실리콘 산화막(5) 이외의 절연막[ONO막(2), 측벽(8) 및 층간 절연막(9)]은 생략된다.
이와 같이 구성된 제3 실시 형태에 있어서는, 제2 실시 형태와 동일한 작용 및 효과를 얻을 수 있는 동시에, 비트 라인 확산층(4)상에 코발트 실리사이드막(24)이 형성되어 있기 때문에, 비트선의 저저항화를 꾀할 수 있다. 또한, 채널 중지 확산층(7)상에도 코발트 실리사이드막(24)이 형성되어 있지만, 이 코발트 실리사이드막(24)과 워드선(6) 및 비트 라인 확산층(4) 사이에는 측벽(8)이 개재하고 있기 때문에, 이들 사이의 단락 발생이 방지된다.
다음에, 상술한 바와 같이 구성된 제3 실시 형태에 따른 NOR형 플래시 메모리를 제조하는 방법에 관해서 설명한다. 도 18 내지 도 20은 본 발명의 제3 실시 형태에 따른 NOR형 플래시 메모리를 제조하는 방법을 공정 순으로 도시하는 단면도이다. 또, 도 18 내지 도 20의 (a)는 도 16의 I-I선에 따른 단면도에 해당하고, (b)는 도 16의 II-II선에 따른 단면도에 해당하며, (c)는 도 16의 III-III 선에 따른 단면도에 해당한다.
우선, 제1 실시 형태의 경우와 마찬가지로 도 3 내지 도 6에 도시하는 공정을 행한다.
다음에, 주변 영역을 덮어 플래시 메모리 셀부만을 노출시키는 레지스트막(도시하지 않음)을 형성하고, 이 레지스트막을 마스크로 하여 에칭을 행한다. 플래시 메모리 셀부 내에 있어서는, 실리콘 질화막(22) 및 실리콘 산화막(5)도 마스크로서 기능하기 때문에, 이들에 덮여져 있지 않은 ONO막(2) 및 반도체 기판(1)만이 에칭된다. 이 결과, 도 18에 도시한 바와 같이, 홈(23)이 형성된다. 또한, 레지스트막, 실리콘 질화막(22) 및 실리콘 산화막(5)을 마스크로 하여 붕소 이온을 홈(23)의 저부에 이온 주입함으로써 채널 중지 확산층(7)을 형성한다. 이 때의 도우즈량은 예컨대 5×1012 내지 1×1013 cm-2 정도이고, 가속 전압은 예컨대 20 내지 40 keV이며, 경사 각도(입사 각도)는 예컨대 O°이다. 그 후, 레지스트막을 제거한 다. 또, 붕소 이온 주입을 경사 주입에 의해 행하여 홈(23)의 측부에도 채널 중지 확산층을 형성하여도 좋다. 또한, 레지스트막의 패턴을 워드선(6) 사이에 워드선(6)으로부터 이격되는 개구부를 설치한 것으로 하여도 좋다. 레지스트막의 패턴을 이러한 것으로 했을 경우, 홈(23)의 형성시, 플래시 메모리 셀부 내에 있어서, 레지스트막 및 실리콘 산화막(5)이 마스크로서 기능하고, 홈(23)과 워드선(6)의 가장자리가 이격된다.
그 후, 전면에 두께가 100 내지 200 nm의 CVD 산화막을 성장시키고, 이 CVD 산화막에 이방성 에칭을 행한다. 단, 본 실시 형태에 있어서, 이 이방성 에칭은 오버 에칭을 행한다. 이 결과, 주변 영역의 트랜지스터의 게이트 전극(도시하지 않음)의 측방에, 비트 라인 확산층(4) 사이에서는, 도 19(b)에 도시한 바와 같이, 홈(23) 내에 측벽이 형성되고, 그리고 워드선(6) 사이에서는, 도 19(c)에 도시한 바와 같이, 워드선(6) 및 그 위의 코발트 실리사이드막(24)의 측방에서 홈(23)의 저부에 걸쳐 측벽(8)이 형성되지만, 도 19(b)에 도시한 바와 같이, 실리콘 산화막(5)도 제거된다. 또한, 측벽(8)의 높이는 제2 실시 형태보다 낮다. 또, CVD 산화막 대신에 반도체 기판(1)과의 에칭 선택비를 확보할 수 있는 막, 예컨대 실리콘 질화막 또는 실리콘 산질화막을 형성하여도 좋다.
계속해서, 예컨대 인산을 이용한 보일 처리를 행함으로써 워드선(6) 및 주변 영역의 트랜지스터의 게이트 전극상의 실리콘 질화막(22)을 제거한다. 계속해서 플루오르화수소산 처리를 행함으로써 주변 영역의 트랜지스터의 소스·드레인 확산층(도시하지 않음)상의 산화막을 제거한다. 이 때, 이전의 오버 에칭에 의해서 도 실리콘 산화막(5)이 잔존하고 있는 경우에는, 이 실리콘 산화막(5)은 완전히 제거된다. 그 후, Co막 및 TiN막을 순차 스퍼터링에 의해 전면에 형성하고, 450 내지 550℃에서의 램프 어닐링(RTA: rapid thermal annealing)을 행함으로써 이들 막과 워드선(6), 비트 라인 확산층(4) 및 채널 중지 확산층(7)의 노출부 및 주변 영역의 트랜지스터의 게이트 전극 및 소스·드레인 확산층의 표면을 반응시킨다. 이 결과, 도 20에 도시한 바와 같이, 코발트 실리사이드막(24)이 형성된다. 그 후, 예컨대 CVD법에 의해 층간 절연막(9)을 전면에 형성하고, 추가로, 배선(도시하지 않음)의 형성 등을 행한다. 이와 같이 하여, 제3 실시 형태에 따른 NOR형 플래시 메모리를 제조할 수 있다.
(제4 실시 형태)
다음에, 본 발명의 제4 실시 형태에 따른 불휘발성 반도체 기억 장치(AND형 플래시 메모리)에 대해서 설명한다. 제4 실시 형태의 회로 구성은 도 38에 도시하는 것과 마찬가지이다. 한편, 레이아웃 및 단면 구조가 각각 도 39, 도 40에 도시하는 제2 종래예와 다르다. 도 21은 본 발명의 제4 실시 형태에 따른 불휘발성 반도체 기억 장치(AND형 플래시 메모리)의 구성을 도시하는 레이아웃도이다. 또한, 도 22(a)는 도 21의 I-I선에 따른 단면도이고, 도 22(b)는 도 21의 II-II선에 따른 단면도이며, 도 22(c)는 도 21의 III-III선에 따른 단면도이다.
제4 실시 형태에 있어서도, 도 22에 도시한 바와 같이, 비트선이 반도체 기판(1)의 표면에 형성된 비트 라인 확산층(4)으로 구성되고, 워드선(6)은 반도체 기판(1)상에 절연막을 통해 형성된 반도체막으로 구성되어 있다. 워드선(6), 그 아래 의 ONO막(2) 및 그 아래의 플로팅 게이트(14)의 측방에는 측벽(8)이 형성되어 있다. 워드선(6)상에는 실리콘 질화막(22)이 형성되어 있다. 그리고, 전면에 층간 절연막(9)이 형성되어 있다. 또한, 반도체 기판(1) 표면의 비트 라인 확산층(4), 워드선(6), 측벽(8) 또는 소자 분리 산화막(12)의 어느 것도 형성되어 있지 않은 영역에는 홈(25)이 형성되어 있다. 본 실시 형태에 있어서, 이 홈(25)의 저부에 채널 중지 확산층(7)이 형성되어 있다. 층간 절연막(9)은 홈(25) 내에도 매립되어 있다. 층간 절연막(9)은 예컨대 CVD법에 의해 형성된 것이다. 또, 도 21에 있어서는, 비트 라인 확산층(4)상의 실리콘 산화막(5) 및 워드선(6)상의 실리콘 질화막(22) 이외의 절연막[ONO막(2), 측벽(8), 층간 절연막(9) 및 터널 산화막(13)]은 생략된다.
따라서, 채널 중지 확산층(7)의 패턴은 제4 실시 형태에서는 도 39에 도시하는 것과 약간 다르다. 구체적으로는, 도 21에 도시한 바와 같이, 워드선(6)과 채널 중지 확산층(7)이 직접 접하는 일은 없고, 이들 사이에 측벽(8)의 폭에 해당하는 간극이 있다.
이와 같이 구성된 제4 실시 형태에 있어서는, 채널 중지 확산층(7) 뿐만 아니라 홈(25) 내에 매립된 층간 절연막(9)에 의해서도 소자 분리가 행해지고 있다. 이 때문에, 높은 내압을 확보할 수 있다. 또한, 홈(25)의 형성에 있어서, 도 22(c)에 도시한 바와 같이, 워드선(6) 사이의 홈(25)과 워드선(6) 사이에 측벽(8)이 있고, 또한, 워드선(6)상에 실리콘 질화막(22)이 존재하고 있기 때문에, 이들 측벽 (8) 및 실리콘 질화막(22), 소자 분리 산화막(12) 및 실리콘 산화막(5)을 마스크로 함에 따라, 레지스트막을 마스크로 할 필요가 없다. 이 때문에, 워드선(6)을 용이 하게 미세 가공하는 것도 가능하다. 또한, 홈(25)을 형성할 때의 손상에 의한 트랜지스터 특성의 변동도 쉽게 생기지 않는다.
도 23 및 도 24는 AND형 플래시 메모리의 동작을 도시하는 개략도이다. 도 23(a)는 데이터 「0」의 기록 동작을 나타내고, 도 23(b)는 데이터 「0」의 소거 동작을 나타낸다. 또한, 도 24는 데이터의 판독 동작을 나타내고, (a)는 「1」의 데이터가 기억되어 있는 경우를 나타내며, (b)는 「O」의 데이터가 기억되어 있는 경우를 나타낸다.
데이터의 기록시에는, 도 23(a)에 도시한 바와 같이, 게이트 전압, 드레인 전압 및 소스 전압이 각각 예컨대 -8 V, 6 V, 플로팅으로 설정된다. 또한, 기판의 전위는 0 V이다. 그리고, 플로팅 게이트(14)에 트랩되어 있던 전자가 파울러·노드하임(FN) 터널 전류에 의해 방출된다.
한편, 데이터의 소거시에는 도 23(b)에 도시한 바와 같이, 게이트 전압, 드레인 전압 및 소스 전압이 각각 예컨대 10 V, -8 V, -8 V로 설정된다. 또한, 기판의 전위는 예컨대 -8 V로 설정된다. 그리고, 반도체 기판으로부터의 파울러·노드하임(FN) 터널 전류에 의해 전자가 플로팅 게이트(14)에 트랩된다.
데이터의 판독시에는 도 24(a) 및 도 24(b)에 도시한 바와 같이, 게이트 전압, 드레인 전압 및 소스 전압이 각각 예컨대 3.3 V, 1.2 V, 0 V로 설정된다. 또한, 기판의 전위는 0 V이다. 그리고, 플로팅 게이트(14)에 전자가 트랩되어 있지 않은 경우에는, 도 24(a)에 도시한 바와 같이, 반전층이 형성되고, 소스에 해당하는 비트 라인 확산층(4)과 드레인에 해당하는 비트 라인 확산층(4)이 채널(20)에 의해 접속되며, 이들 비트 라인 확산층(4) 사이에 소스·드레인간 전류가 흐른다. 이 결과, 「0」의 데이터가 판독된다. 한편, 플로팅 게이트(14)에 전자가 트랩되어 있는 경우에는, 도 24(b)에 도시한 바와 같이, 반전층이 형성되지 않고, 채널도 형성되지 않기 때문에, 이들 비트 라인 확산층(4) 사이에 소스·드레인간 전류는 흐르지 않는다. 이 결과, 「1」의 데이터가 판독된다.
또, 제4 실시 형태에 따른 AND형 플래시 메모리에 있어서, 홈(25)은 AND형 플래시 메모리의 종래의 제조 방법에 대하여, 제1 실시 형태와 같이, 주변 영역의 트랜지스터의 게이트 전극(도시하지 않음) 및 워드선(6)의 측방에 측벽(8)을 형성한 후, 플래시 메모리 셀부만을 노출시키는 레지스트막 및 측벽(8), 실리콘 질화막(22), 소자 분리 산화막(12) 및 실리콘 산화막(5)을 마스크로 하여 반도체 기판(1)을 에칭함으로써 형성할 수 있다. 또한, 그 밖의 구성 요소의 형성에 대해서는 통상의 방법을 채용하면 좋다. 예컨대, 반도체 기판(1)의 표면에 소자 분리 산화막(12)을 형성한 후, 반도체 기판(1)상에 터널 절연막(13)을 형성하고, 반도체 기판(1)의 표면에 비트 라인 확산층(4)을 형성하며, 비트 라인 확산층(4)상에 실리콘 절연막(5)을 형성하고, 터널 절연막(13) 및 실리콘 절연막(5)상에 플로팅 게이트(14)를 형성하며, 플로팅 게이트(14)상에 ONO막(2)을 형성하고, 전면에 워드선 (6)이 되는 도전층 및 실리콘 질화막(22; 패터닝전)을 순차 형성하면 좋다. 그 후에는 제1 실시 형태와 동일한 공정을 행하면 좋다. 또한, 채널 중지 확산층(7)을 형성하기 위한 이온 주입을 경사 주입에 의해 행하고, 도 25에 도시한 바와 같이, 채널 중지 확산층(7)을 홈(25)의 측부에도 형성하여도 좋다. 도 25는 본 발명의 제4 실시 형태에 따른 불휘발성 반도체 기억 장치(AND형 플래시 메모리)의 변형예의 구조를 도시한 도면으로서, (a)는 도 21의 I-I선에 따른 단면도이고, (b)는 도 21의 II-II선에 따른 단면도이며, (c)는 도 21의 III-III선에 따른 단면도이다.
(제5 실시 형태)
다음에, 본 발명의 제5 실시 형태에 따른 불휘발성 반도체 기억 장치(AND형 플래시 메모리)에 대해서 설명한다. 제5 실시 형태의 회로 구성은 도 38에 도시하는 것과 마찬가지이다. 한편, 레이아웃 및 단면 구조가 제2 종래예 및 제4 실시 형태와 다르다. 도 26은 본 발명의 제5 실시 형태에 따른 불휘발성 반도체 기억 장치(AND형 플래시 메모리)의 구성을 도시하는 레이아웃도이다. 또한, 도 27(a)은 도 26의 I-I선에 따른 단면도이고, (b)는 도 26의 II-II선에 따른 단면도이며, (c)는 도 26의 III-III선에 따른 단면도이다.
제5 실시 형태에 있어서, 워드선(6)상에 코발트 실리사이드막(24)이 형성되어 있다. 또한, 반도체 기판(1) 표면의 비트 라인 확산층(4), 워드선(6) 또는 소자 분리 산화막(12) 중 어느 것도 형성되어 있지 않은 영역에 홈(26)이 형성되어 있다. 본 실시 형태에 있어서, 이 홈(26)의 저부에 채널 중지 확산층(7)이 형성되어 있다. 측벽(8)은 비트 라인 확산층(4) 사이에, 도 27(b)에 도시한 바와 같이, 홈(26) 내에 형성되고, 그리고 워드선(6) 사이에, 도 27(c)에 도시한 바와 같이, 워드선(6) 및 그 위의 코발트 실리사이드막(24)의 측방에서 홈(26)의 저부에 걸쳐 형성되어 있다. 또한, 층간 절연막(9)은 홈(26) 내에도 매립되어 있다. 층간 절연막(9)은 제4 실시 형태와 마찬가지로 예컨대 CVD법에 의해 형성된 것이다. 또, 도 26에 있어서, 비트 라인 확산층(4)상의 실리콘 산화막(5) 이외의 절연막[ONO막(2), 측벽(8), 층간 절연막(9) 및 터널 산화막(13)]은 생략된다.
이와 같이 구성된 제5 실시 형태에 있어서, 채널 중지 확산층(7) 뿐만 아니라 홈(26) 내에 매립된 층간 절연막(9)에 의해서도 소자 분리가 행해지고 있다. 또한, 홈(26)의 형성에 있어서, 도 27(c)에 도시한 바와 같이, 포토리소그래피 기술을 채용하여 워드선(6)을 패터닝할 때에 피가공막과 포토레지스트막 사이에 형성하는 반사 방지막(도시하지 않음), 소자 분리 산화막(12) 및 실리콘 산화막(5)을 마스크로 함에 따라, 레지스트막을 마스크로 할 필요가 없다. 이 때문에, 제4 실시 형태와 동일한 효과를 얻을 수 있다.
또, 제5 실시 형태에 따른 AND형 플래시 메모리에 있어서, 홈(26)은 AND형 플래시 메모리의 종래의 제조 방법에 대하여, 제2 실시 형태와 같이, 워드선(6) 및 그 위의 실리콘 질화막(22)을 형성한 후, 플래시 메모리 셀부만을 노출시키는 레지스트막 및 실리콘 질화막(22), 소자 분리 산화막(12) 및 실리콘 산화막(5)을 마스크로 하여 반도체 기판(1)을 에칭함으로써 형성할 수 있다. 또한, 그 밖의 구성 요소의 형성에 대해서는 통상의 방법을 채용하면 좋다. 그리고, 제2 실시 형태와 동일한 공정을 행하면 좋다.
(제6 실시 형태)
다음에, 본 발명의 제6 실시 형태에 따른 불휘발성 반도체 기억 장치(AND형 플래시 메모리)에 대해서 설명한다. 제6 실시 형태의 회로 구성은 도 38에 도시하는 것과 마찬가지이다. 한편, 레이아웃 및 단면 구조가 제2 종래예와 제4 및 제5 실시 형태와 다르다. 도 28은 본 발명의 제6 실시 형태에 따른 불휘발성 반도체 기억 장치(AND형 플래시 메모리)의 구성을 도시하는 레이아웃도이다. 도 29(a)는 도 28의 I-I선에 따른 단면도이고, (b)는 도 28의 II-II선에 따른 단면도이며, (c)는 도 28의 III-III선에 따른 단면도이다.
제6 실시 형태에 있어서, 워드선(6) 뿐만 아니라 비트 라인 확산층(4)상에도 코발트 실리사이드막(24)이 형성되어 있다. 비트 라인 확산층(4)상에 실리콘 산화막(5)은 형성되어 있지 않다. 또한, 제4 실시 형태와 마찬가지로, 반도체 기판(1) 표면의 비트 라인 확산층(4), 소자 분리 산화막(12) 또는 워드선(6)의 어느 것도 형성되어 있지 않은 영역에 홈(26)이 형성되어 있다. 본 실시 형태에 있어서는, 이 홈(26)의 저부에 채널 중지 확산층(7)이 형성되어 있다. 측벽(8)은 비트 라인 확산층(4) 사이에, 도 29(b)에 도시한 바와 같이, 홈(23) 내의 비트 라인 확산층(4)의 코발트 실리사이드막(24)의 하단보다 아래쪽에 형성되고, 그리고 워드선(6) 사이에서는, 도 29(c)에 도시한 바와 같이, 코발트 실리사이드막(24)의 하단에서 홈(26)의 저부에 걸쳐 형성되어 있다. 또한, 코발트 실리사이드막(24)은 채널 중지 확산층(7)의 측벽(8)에 둘러싸인 영역에도 형성되어 있다. 또, 도 28에 있어서, 비트 라인 확산층(4)상의 실리콘 산화막(5) 이외의 절연막[ONO막(2), 측벽(8), 층간 절연막(9) 및 터널 산화막(13)]은 생략된다.
이와 같이 구성된 제6 실시 형태에 있어서, 제5 실시 형태와 동일한 작용 및 효과를 얻을 수 있는 동시에, 비트 라인 확산층(4)상에 코발트 실리사이드막(24)이 형성되어 있기 때문에, 비트선의 저저항화를 꾀할 수 있다. 또한, 채널 중지 확산 층(7)상에도 코발트 실리사이드막(24)이 형성되어 있지만, 이 코발트 실리사이드막 (24)과 워드선(6) 및 비트 라인 확산층(4) 사이에는 측벽(8)이 개재하고 있기 때문에, 이들 사이의 단락의 발생이 방지된다.
또, 제6 실시 형태에 따른 AND형 플래시 메모리에 있어서의 홈(26)은 AND형 플래시 메모리의 종래의 제조 방법에 대하여, 제3 실시 형태와 같이, 워드선(6) 및 그 위의 실리콘 질화막(22)을 형성한 후, 플래시 메모리 셀부만을 노출시키는 레지스트막 및 실리콘 질화막(22)과, 소자 분리 산화막(12) 및 실리콘 산화막(5)을 마스크로 하여 반도체 기판(1)을 에칭함으로써 형성할 수 있다. 또한, 그 밖의 구성 요소의 형성에 대해서는 통상의 방법을 채용하면 좋다. 그리고, 제3 실시 형태와 동일한 공정을 행하면 좋다. 예컨대, 실리콘 산화막(5)을 오버 에칭 및 플루오르화수소산 처리 등에 의해 제거한 후, 실리사이드 프로세스를 행함으로써 제6 실시 형태의 구조를 얻을 수 있다.
이하, 본 발명의 여러 가지 형태를 부기로서 정리하여 기재한다.
(부기 1) 반도체 기판과,
상기 반도체 기판의 표면에 형성된 확산층으로 이루어진 복수 라인의 비트선과,
상기 반도체 기판의 상측에 형성된 도전층으로 이루어지고, 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선을 갖는 불휘발성 반도체 기억 장치로서, 상기 워드선상에 형성된 제1 절연막과, 상기 워드선을 따라 형성된 제2 절연막을 더 가지며,
인접하는 2 라인의 워드선 사이에 있어서,
평면에서 볼 때 상기 2 라인의 워드선상에 형성된 제1 절연막 및 인접하는 2 라인의 비트선에 의해 획정된 영역내의 반도체 기판의 표면에, 상기 제2 절연막에 정합하도록 홈이 형성되고,
상기 홈의 저부에 채널 중지 확산층이 형성되며,
상기 홈 내에 절연막이 매립되어 있는 것을 특징으로 하는 불휘발성 반도체 장치.
(부기 2) 상기 제2 절연막이 측벽인 것을 특징으로 하는 부기 1에 기재한 불휘발성 반도체 기억 장치.
(부기 3) 반도체 기판과,
상기 반도체 기판의 표면에 형성된 확산층으로 이루어진 복수 라인의 비트선과,
상기 반도체 기판의 상측에 형성된 도전층으로 이루어지고, 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선을 갖는 불휘발성 반도체 기억 장치로서, 인접하는 2 라인의 워드선 사이에,
평면에서 볼 때 상기 2 라인의 워드선 및 인접하는 2 라인의 비트선에 의해 정의되는 영역내의 반도체 기판의 표면에 홈이 형성되고,
상기 홈의 저부에 채널 중지 확산층이 형성되며,
각 워드선의 측방에 상기 홈의 저부까지 연장되는 측벽이 형성되고,
상기 홈 내에 절연막이 매립되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
(부기 4) 상기 구는 평면에서 볼 때 상기 워드선에 정합하도록 형성되어 있는 것을 특징으로 하는 부기 3에 기재한 불휘발성 반도체 기억 장치.
(부기 5) 상기 홈은 평면에서 볼 때 상기 워드선으로부터 이격되어 형성되어 있는 것을 특징으로 하는 부기 3에 기재한 불휘발성 반도체 기억 장치.
(부기 6) 상기 비트선상 및 상기 채널 중지 확산층의 상기 측벽으로부터 노출된 영역상에 형성된 실리사이드막을 더 갖는 것을 특징으로 부기 3 내지 5 중 어느 1항에 기재한 불휘발성 반도체 기억 장치.
(부기 7) 상기 채널 중지 확산층이 상기 구의 측부에도 형성되어 있는 것을 특징으로 하는 부기 1 내지 6 중 어느 1항에 기재한 불휘발성 반도체 기억 장치.
(부기 8) NOR형 플래시 메모리인 것을 특징으로 하는 부기 1 내지 7중 어느 1항에 기재한 불휘발성 반도체 기억 장치.
(부기 9) AND형 플래시 메모리인 것을 특징으로 하는 부기 1 내지 7중 어느 1항에 기재한 불휘발성 반도체 기억 장치.
(부기 10) 반도체 기판상에 순차 적층된 제1 산화막, 질화막 및 제2 산화막으로 이루어진 적층체를 형성하는 공정과,
상기 반도체 기판의 표면에 확산층으로 이루어진 복수 라인의 비트선을 형성하는 공정과, 상기 복수 라인의 비트선상에 제1 절연막을 형성하는 공정과,
전면에 도전층 및 제2 절연막을 순차 형성하는 공정과,
상기 도전층 및 상기 제2 절연막을 평면에서 볼 때 상기 복수 라인의 비트선 과 교차하는 복수 라인의 워드선의 평면 형상으로 가공하는 공정과,
상기 워드선의 측방에 제3 절연막으로 이루어진 측벽을 형성하는 공정과 상기 제1 절연막, 상기 제2 절연막 및 측벽을 마스크로 하여 상기 반도체 기판의 표면을 에칭함으로써 홈을 형성하는 공정과,
상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과,
상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
(부기 11) 반도체 기판상에 순차 적층된 제1 산화막, 질화막 및 제2 산화막으로 이루어진 적층체를 형성하는 공정과,
상기 반도체 기판의 표면에 확산층으로 이루어진 복수 라인의 비트선을 형성하는 공정과,
상기 복수 라인의 비트선상에 제1 절연막을 형성하는 공정과,
전면에 도전층 및 제2 절연막을 순차 형성하는 공정과,
상기 도전층 및 상기 제2 절연막을 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선의 평면 형상으로 가공하는 공정과,
상기 제1 절연막과 상기 제2 절연막을 마스크로 하여 상기 반도체 기판의 표면을 에칭함으로써 홈을 형성하는 공정과,
상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과,
상기 워드선의 측방에 상기 홈의 저부까지 연장되는 제3 절연막으로 이루어진 측벽을 형성하는 공정과,
상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
(부기 12) 반도체 기판상에 순차 적층된 제1 산화막, 질화막 및 제2 산화막으로 이루어진 적층체를 형성하는 공정과,
상기 반도체 기판의 표면에 확산층으로 이루어진 복수 라인의 비트선을 형성하는 공정과,
상기 복수 라인의 비트선상에 제1 절연막을 형성하는 공정과,
전면에 도전층 및 제2 절연막을 순차 형성하는 공정과,
상기 도전층 및 상기 제2 절연막을 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선의 평면 형상으로 가공하는 공정과,
상기 도전층 및 상기 제2 절연막을 덮는 동시에, 평면에서 볼 때 인접하는 2 라인의 워드선 사이에 상기 2 라인의 워드선으로부터 이격된 영역에 개구부가 형성된 레지스트막을 형성하는 공정과,
상기 제1 절연막 및 상기 레지스트막을 마스크로 하여 상기 반도체 기판의 표면을 에칭함으로써 홈을 형성하는 공정과,
상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과,
상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
(부기 13) 반도체 기판상에 터널 절연막을 형성하는 공정과,
상기 반도체 기판의 표면에 확산층으로 이루어진 복수 라인의 비트선을 형성 하는 공정과,
상기 복수 라인의 비트선상에 제1 절연막을 형성하는 공정과,
상기 터널 절연막 및 상기 제1 절연막상에 플로팅 게이트를 형성하는 공정과,
상기 플로팅 게이트상에 순차 적층된 제1 산화막, 질화막 및 제2 산화막으로 이루어진 적층체를 형성하는 공정과, 전면에 도전층 및 제2 절연막을 순차 형성하는 공정과,
상기 도전층 및 상기 제2 절연막을 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선의 평면 형상으로 가공하는 공정과,
상기 워드선의 측방에 제3 절연막으로 이루어진 측벽을 형성하는 공정과,
상기 제1 절연막, 상기 제2 절연막 및 측벽을 마스크로 하여 상기 반도체 기판의 표면을 에칭함으로써 홈을 형성하는 공정과,
상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과,
상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
(부기 14) 반도체 기판상에 터널 절연막을 형성하는 공정과,
상기 반도체 기판의 표면에 확산층으로 이루어진 복수 라인의 비트선을 형성하는 공정과,
상기 복수 라인의 비트선상에 제1 절연막을 형성하는 공정과,
상기 터널 절연막 및 상기 제1 절연막상에 플로팅 게이트를 형성하는 공정 과,
상기 플로팅 게이트상에 순차 적층된 제1 산화막, 질화막 및 제2 산화막으로 이루어진 적층체를 형성하는 공정과,
전면에 도전층 및 제2 절연막을 순차 형성하는 공정과,
상기 도전층 및 상기 제2 절연막을 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선의 평면 형상으로 가공하는 공정과,
상기 제1 절연막 및 상기 제2 절연막을 마스크로 하여 상기 반도체 기판의 표면을 에칭함으로써 홈을 형성하는 공정과,
상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과,
상기 워드선의 측방에 상기 홈의 저부까지 연장되는 제3 절연막으로 이루어진 측벽을 형성하는 공정과,
상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
(부기 15) 상기 측벽을 형성하는 공정과 상기 제4 절연막을 매립하는 공정 사이에,
상기 제2 절연막을 제거하는 공정과,
상기 워드선상에 실리사이드막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 11 또는 14에 기재한 불휘발성 반도체 기억 장치의 제조 방법.
(부기 16) 상기 측벽을 형성하는 공정은,
전면에 상기 제3 절연막을 형성하는 공정과,
상기 제3 절연막을 이방성 에칭하는 동시에, 상기 제1 절연막을 제거하는 공정을 갖는 것을 특징으로 하는 부기 11 또는 14에 기재한 불휘발성 반도체 기억 장치의 제조 방법.
(부기 17) 상기 제3 절연막을 이방성 에칭하는 동시에, 상기 제1 절연막을 제거하는 공정과 상기 제4 절연막을 매립하는 공정 사이에,
상기 제2 절연막을 제거하는 공정과,
상기 워드선상, 상기 비트선상 및 상기 채널 중지 확산층의 상기 측벽으로부터 노출된 영역상에 실리사이드막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 16에 기재한 불휘발성 반도체 기억 장치의 제조 방법.
(부기 18) 반도체 기판상에 터널 절연막을 형성하는 공정과,
상기 반도체 기판의 표면에 확산층으로 이루어진 복수 라인의 비트선을 형성하는 공정과,
상기 복수 라인의 비트선상에 제1 절연막을 형성하는 공정과,
상기 터널 절연막 및 상기 제1 절연막상에 플로팅 게이트를 형성하는 공정과,
상기 플로팅 게이트상에 순차 적층된 제1 산화막, 질화막 및 제2 산화막으로 이루어지는 적층체를 형성하는 공정과,
전면에 도전층 및 제2 절연막을 순차 형성하는 공정과,
상기 도전층 및 상기 제2 절연막을 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선의 평면 형상으로 가공하는 공정과,
상기 도전층 및 상기 제2 절연막을 덮는 동시에, 평면에서 볼 때 인접하는 2 라인의 워드선 사이에서 상기 2 라인의 워드선으로부터 이격된 영역에 개구부가 형성된 레지스트막을 형성하는 공정과,
상기 제1 절연막 및 상기 레지스트막을 마스크로 하여 상기 반도체 기판의 표면을 에칭함으로써 홈을 형성하는 공정과,
상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과,
상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
(부기 19) 상기 채널 중지 확산층을 형성하는 공정과 상기 제4 절연막을 매립하는 공정 사이에,
상기 제2 절연막을 제거하는 공정과,
상기 워드선상에 실리사이드막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 12 또는 18에 기재한 불휘발성 반도체 기억 장치의 제조 방법.
(부기 20) 상기 채널 중지 확산층을 형성하는 공정과 상기 제4 절연막을 매립하는 공정 사이에,
상기 제1 절연막을 제거하는 공정과,
상기 제2 절연막을 제거하는 공정과,
상기 워드선상, 상기 비트선상 및 상기 채널 중지 확산층의 상기 측벽으로부터 노출된 영역상에 실리사이드막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 12 또는 18에 기재한 불휘발성 반도체 기억 장치의 제조 방법.
(부기 21) 반도체 기판과, 상기 반도체 기판의 표면에 형성된 확산층으로 이루어진 복수 라인의 비트선과, 상기 반도체 기판의 상측에 형성된 도전층으로 이루어지고, 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선을 갖는 불휘발성 반도체 기억 장치를 제조하는 방법으로서,
상기 복수 라인의 비트선상 및 상기 복수 라인의 워드선상에 절연막을 형성해 두고, 상기 절연막을 마스크로 하여 상기 반도체 기판을 에칭함으로써 홈을 형성하는 공정과,
상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과,
상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
(부기 22) 반도체 기판과, 상기 반도체 기판의 표면에 형성된 확산층으로 이루어진 복수 라인의 비트선과, 상기 반도체 기판의 상측에 형성된 도전층으로 이루어지고, 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선을 갖는 불휘발성 반도체 기억 장치를 제조하는 방법으로서,
상기 복수 라인의 비트선상에 절연막을 형성하고, 상기 복수 라인의 워드선상에 레지스트막을 형성해 두며, 상기 절연막 및 상기 레지스트막을 마스크로 하여 상기 반도체 기판을 에칭함으로써 홈을 형성하는 공정과,
상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과,
상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
(부기 23) 상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정에 있어서, 상기 홈의 측부에도 이온 주입에 의해 채널 중지 확산층을 형성하는 것을 특징으로 하는 부기 10 내지 22 중 어느 1항에 기재한 불휘발성 반도체 기억 장치의 제조 방법.
이상 상세히 설명한 바와 같이, 본 발명에 따르면, 반도체 기판을 에칭함으로써 홈을 형성할 수 있다. 따라서, 그 홈의 저부에 채널 중지 확산층을 형성하고, 홈 내에 절연막을 매립함으로써, 비트선 사이에 높은 내압을 확보하는 것이 가능하다. 또한, 그 때의 마스크를 절연막만으로 함으로써, 워드선을 미세하게 가공할 수 있다. 즉, 높은 내압을 확보하면서, 미세화를 가능하게 할 수 있다. 또한, 측벽을 마스크로 하여 반도체 기판을 에칭하는 경우에는, 에칭시에 생기는 반도체 기판의 손상에 의한 트랜지스터 특성의 변동을 낮게 억제할 수 있다. 게다가, 홈을 형성한 후에, 그 홈의 측부에도 채널 중지 확산층을 형성하는 경우에는, 트랜지스터의 협채널 효과를 저감할 수 있다.

Claims (10)

  1. 반도체 기판과,
    상기 반도체 기판의 표면에 형성된 확산층으로 이루어진 복수 라인의 비트선과,
    상기 반도체 기판의 상측에 형성된 도전층으로 이루어지고, 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선을 갖는 불휘발성 반도체 기억 장치로서,
    상기 워드선상에 형성된 제1 절연막과,
    상기 워드선을 따라 형성된 제2 절연막을 더 가지며,
    인접하는 2 라인의 워드선 사이에, 평면에서 볼 때 상기 2 라인의 워드선상에 형성된 제1 절연막 및 인접하는 2 라인의 비트선에 의해 정의된 영역내의 상기 반도체 기판의 표면에, 상기 제1 절연막 및 상기 제2 절연막에 정합하도록 홈이 형성되고,
    상기 홈의 저부에 채널 중지 확산층이 형성되며,
    상기 홈 내에 절연막이 매립되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 반도체 기판과,
    상기 반도체 기판의 표면에 형성된 확산층으로 이루어진 복수 라인의 비트선 과,
    상기 반도체 기판의 상측에 형성된 도전층으로 이루어지고, 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선을 갖는 불휘발성 반도체 기억 장치로서, 인접하는 2 라인의 워드선 사이에,
    평면에서 볼 때 상기 2 라인의 워드선 및 인접하는 2 라인의 비트선에 의해 정의된 영역내의 반도체 기판의 표면에 홈이 형성되고,
    상기 홈의 저부에 채널 중지 확산층이 형성되며,
    각 워드선의 측방에 상기 홈의 측벽면을 덮는 측벽이 형성되고,
    상기 홈 내에 절연막이 매립되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서, 상기 홈은 평면에서 볼 때 상기 워드선으로부터 이격되어 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 반도체 기판상에 순차 적층된 제1 산화막, 질화막 및 제2 산화막으로 이루어진 적층체를 형성하는 공정과,
    상기 반도체 기판의 표면에 확산층으로 이루어진 복수 라인의 비트선을 형성하는 공정과,
    상기 복수 라인의 비트선상에 제1 절연막을 형성하는 공정과,
    전면에 도전층 및 제2 절연막을 순차 형성하는 공정과,
    상기 도전층 및 상기 제2 절연막을 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선의 평면 형상으로 가공하는 공정과,
    상기 워드선의 측방에 제3 절연막으로 이루어진 측벽을 형성하는 공정과,
    상기 제1 절연막, 상기 제2 절연막 및 측벽을 마스크로 하여 상기 반도체 기판의 표면을 에칭함으로써 홈을 형성하는 공정과,
    상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과,
    상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  5. 반도체 기판 상에 순차 적층된 제1 산화막, 질화막 및 제2 산화막으로 이루어진 적층체를 형성하는 공정과,
    상기 반도체 기판의 표면에 확산층으로 이루어진 복수 라인의 비트선을 형성하는 공정과,
    상기 복수 라인의 비트선상에 제1 절연막을 형성하는 공정과,
    전면에 도전층 및 제2 절연막을 순차 형성하는 공정과,
    상기 도전층 및 상기 제2 절연막을 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선의 평면 형상으로 가공하는 공정과,
    상기 제1 절연막 및 상기 제2 절연막을 마스크로 하여 상기 반도체 기판의 표면을 에칭함으로써 홈을 형성하는 공정과,
    상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과,
    상기 워드선의 측방에 상기 홈의 저부까지 연장되는 제3 절연막으로 이루어진 측벽을 형성하는 공정과,
    상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  6. 반도체 기판상에 순차 적층된 제1 산화막, 질화막 및 제2 산화막으로 이루어진 적층체를 형성하는 공정과,
    상기 반도체 기판의 표면에 확산층으로 이루어진 복수 라인의 비트선을 형성하는 공정과,
    상기 복수 라인의 비트선상에 제1 절연막을 형성하는 공정과,
    전면에 도전층 및 제2 절연막을 순차 형성하는 공정과,
    상기 도전층 및 상기 제2 절연막을 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선의 평면 형상으로 가공하는 공정과,
    상기 도전층 및 상기 제2 절연막을 덮는 동시에, 평면에서 볼 때 인접하는 2 라인의 워드선 사이에서 상기 2 라인의 워드선으로부터 이격된 영역에 개구부가 형성된 레지스트막을 형성하는 공정과,
    상기 제1 절연막 및 상기 레지스트막을 마스크로 하여 상기 반도체 기판의 표면을 에칭함으로써 홈을 형성하는 공정과,
    상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과,
    상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 하는 불휘 발성 반도체 기억 장치의 제조 방법.
  7. 반도체 기판상에 터널 절연막을 형성하는 공정과,
    상기 반도체 기판의 표면에 확산층으로 이루어진 복수 라인의 비트선을 형성하는 공정과,
    상기 복수 라인의 비트선상에 제1 절연막을 형성하는 공정과,
    상기 터널 절연막 및 상기 제1 절연막상에 플로팅 게이트를 형성하는 공정과,
    상기 플로팅 게이트상에 순차 적층된 제1 산화막, 질화막 및 제2 산화막으로 이루어진 적층체를 형성하는 공정과,
    전면에 도전층 및 제2 절연막을 순차 형성하는 공정과,
    상기 도전층 및 상기 제2 절연막을 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선의 평면 형상으로 가공하는 공정과,
    상기 워드선의 측방에 제3 절연막으로 이루어진 측벽을 형성하는 공정과,
    상기 제1 절연막, 상기 제2 절연막 및 측벽을 마스크로 하여 상기 반도체 기판의 표면을 에칭함으로써 홈을 형성하는 공정과,
    상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과,
    상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  8. 반도체 기판상에 터널 절연막을 형성하는 공정과,
    상기 반도체 기판의 표면에 확산층으로 이루어진 복수 라인의 비트선을 형성하는 공정과,
    상기 복수 라인의 비트선상에 제1 절연막을 형성하는 공정과,
    상기 터널 절연막 및 상기 제1 절연막상에 플로팅 게이트를 형성하는 공정과,
    상기 플로팅 게이트상에 순차 적층된 제1 산화막, 질화막 및 제2 산화막으로 이루어진 적층체를 형성하는 공정과,
    전면에 도전층 및 제2 절연막을 순차 형성하는 공정과,
    상기 도전층 및 상기 제2 절연막을 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선의 평면 형상으로 가공하는 공정과,
    상기 제1 절연막 및 상기 제2 절연막을 마스크로 하여 상기 반도체 기판의 표면을 에칭함으로써 홈을 형성하는 공정과,
    상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과,
    상기 워드선의 측방에 상기 홈의 저부까지 연장되는 제3 절연막으로 이루어진 측벽을 형성하는 공정과,
    상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  9. 반도체 기판상에 터널 절연막을 형성하는 공정과,
    상기 반도체 기판의 표면에 확산층으로 이루어진 복수 라인의 비트선을 형성하는 공정과,
    상기 복수 라인의 비트선상에 제1 절연막을 형성하는 공정과,
    상기 터널 절연막 및 상기 제1 절연막상에 플로팅 게이트를 형성하는 공정과,
    상기 플로팅 게이트상에 순차 적층된 제1 산화막, 질화막 및 제2 산화막으로 이루어진 적층체를 형성하는 공정과,
    전면에 도전층 및 제2 절연막을 순차 형성하는 공정과,
    상기 도전층 및 상기 제2 절연막을 평면에서 볼 때 상기 복수 라인의 비트선과 교차하는 복수 라인의 워드선의 평면 형상으로 가공하는 공정과,
    상기 도전층 및 상기 제2 절연막을 덮는 동시에, 평면에서 볼 때 인접하는 2 라인의 워드선 사이에서 상기 2 라인의 워드선으로부터 이격된 영역에 개구부가 형성된 레지스트막을 형성하는 공정과,
    상기 제1 절연막 및 상기 레지스트막을 마스크로 하여 상기 반도체 기판의 표면을 에칭함으로써 홈을 형성하는 공정과,
    상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정과,
    상기 홈 내에 제4 절연막을 매립하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  10. 제4항 내지 제9항 중 어느 한 항에 있어서, 상기 홈의 저부에 이온 주입에 의해 채널 중지 확산층을 형성하는 공정에 있어서, 상기 홈의 측부에도 이온 주입에 의해 채널 중지 확산층을 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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