JP2002134634A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2002134634A JP2000325656A JP2000325656A JP2002134634A JP 2002134634 A JP2002134634 A JP 2002134634A JP 2000325656 A JP2000325656 A JP 2000325656A JP 2000325656 A JP2000325656 A JP 2000325656A JP 2002134634 A JP2002134634 A JP 2002134634A
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insulating film
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oxide film
semiconductor device
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Koji Kanamori
宏治 金森
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Abstract

(57)【要約】 【課題】積層膜パターンに自己整合したトレンチを素子
分離に用いる方式のフラッシュメモリは、セル間隔を極
小化でき、メモリセルの高密度化に大いに利するところ
があるが、反面、トレンチ肩の電界集中によりトンネル
酸化膜の信頼性が低い、高容量比を実現するために、浮
遊ゲート電極を２層構造で形成するとプロセスが複雑に
なる、といった問題を有する。 【解決手段】半導体基板１の活性ゲート膜領域上に積層
構造体を形成しておき、活性ゲート膜２の溝分離側に位
置するゲート膜３０を厚くしておき、その上で積層構造
体に対して自己整合的に溝分離領域を形成するので、溝
１１の肩部と浮遊ゲート電極３との距離を大きくするこ
とができ、デバイス動作時の溝の肩部における電界集中
によるデバイス特性への悪影響を無くすことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、特に、セルに形成
した積層膜パターンに自己整合したトレンチを素子分離
に用いた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】セルに形成した積層膜パターンに自己整
合したトレンチを素子分離に用いる方式のフラッシュメ
モリは、セル間隔を極小化でき、メモリセルの高密度化
に大いに利するところがある。
【０００３】この方法は、特開平１１−２６７３１号公
報に示されている。図１４にその製造方法を示す。
【０００４】まず、半導体基板２０１にトンネル酸化膜
２０４、ポリシリコンからなる第１浮遊ゲート電極２０
３、窒化膜２０５の積層膜パターンを形成し、その積層
膜パターンをマスクとして半導体基板２０１にトレンチ
２１１を形成する（図１４（ａ））。
【０００５】次に、トレンチ２１１に埋込酸化膜２３３
を埋め込み（図１４（ｂ））、その後、窒化膜２０５を
除去してポリシリコンからなる第２浮遊ゲート電極２１
３を形成する。
【０００６】最後に、容量膜２１４及びポリシリコンか
らなる制御ゲート電極２１５を形成する（図１４
（ｃ））。
【０００７】
【発明が解決しようとする課題】しかしながら、この方
式のフラッシュメモリの製造方法は、（１）トンネル酸
化膜の信頼性が低い、（２）高容量比を実現するため
に、浮遊ゲート電極を２層構造で形成するとプロセスが
複雑になる、といった問題を有する。
【０００８】上記問題は、それぞれ以下の理由による。
【０００９】まず、（１）１層目の浮遊ゲート電極２０
３に対してＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈ Ｉｓ
ｏｌａｔｉｏｎの略称であり、以下ＳＴＩと略記する）
をセルフアラインで形成すると、ＳＴＩの基板エッジ
（トレンチ肩部）と１層目のフローティングゲートの距
離が短いため、動作時にトレンチ２１１の肩部Ａでの電
界集中の影響を受けてトレンチ２１１の肩部Ａで電流リ
ークが生じ、メモリセルの保持特性を悪くし、結果とし
てトンネル酸化膜としての信頼性を低下させてしまう、
（２）１層目の浮遊ゲート電極２０３の幅とチャネル幅
が等しいため、２層目の浮遊ゲート電極２１３を１層目
の浮遊ゲート電極２０３の幅以上の幅に形成することに
より、制御ゲート電極２１５と対向する浮遊ゲート電極
の表面積を増加させないと容量比を大きくできない。
【００１０】本発明は、動作時にトレンチ肩部での電界
集中の影響を受けず、単層の浮遊ゲート電極構造により
製造工程の短縮が可能となるフラッシュメモリ及びその
製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、前記半導体基板に埋め込まれた分離用絶
縁膜と、前記分離用絶縁膜に挟まれた半導体基板の表面
の一部に形成されたゲート絶縁膜とを有する半導体装置
であって、前記ゲート絶縁膜はその側面を前記分離用絶
縁膜に接して形成されており、前記ゲート絶縁膜の前記
分離用絶縁膜側の端部が、前記ゲート絶縁膜の中央部よ
りも厚いことを特徴とし、前記分離用絶縁膜を挟んで隣
接するゲート絶縁膜の間隔に相当する幅の溝が、隣接す
るゲート絶縁膜の間の前記半導体基板に掘られ、前記分
離用絶縁膜は、前記溝に埋め込まれた絶縁膜であり、前
記ゲート絶縁膜の上には、下から順に、第１電極、容量
絶縁膜、第２電極が形成され、前記分離用絶縁膜の上面
と前記ゲート絶縁膜端部の上面とが概略同じ高さに位置
する、或いは、前記分離用絶縁膜の上面は、前記端部絶
縁膜の上面よりも高い位置に位置し、この場合、前記第
２電極は、前記分離用絶縁膜の間隔方向の中央部に対応
する位置に凹部を有する、というものである。
【００１２】次に、本発明の第１の半導体装置の製造方
法は、半導体基板の表面に第１酸化膜を形成した後、前
記第１酸化膜に接する第１導電層を含む積層膜を堆積す
る工程と、前記第１酸化膜及び前記積層膜を同時にパタ
ーニングして複数の積層膜パターンが前記半導体基板の
上を並走する形状に形成する工程と、前記積層膜パター
ンの形成された前記半導体基板を酸化して、前記積層膜
パターンに挟まれた半導体基板の表面及び前記積層膜パ
ターンの幅方向の端部近傍の下に位置する半導体基板の
表面に前記第１酸化膜よりも厚い膜厚の第２酸化膜を形
成する工程と、前記積層膜パターンの側面に側壁マスク
膜を形成して前記積層膜パターンを含むマスクパターン
を形成する工程と、前記マスクパターンをマスクとして
前記マスクパターンに挟まれた第２酸化膜の全部及び半
導体基板の一部を除去して前記半導体基板に溝を形成す
る工程と、前記溝に埋込絶縁膜を埋め込む工程とを有す
ることを特徴とし、前記溝に埋込絶縁膜を埋め込む工程
において、前記埋込絶縁膜は、その表面の高さが前記第
２酸化膜の高さに概略一致するべく形成され、前記溝に
埋込絶縁膜を埋め込む工程の後に、前記第１導電層から
なる第１電極の上に容量絶縁膜を挟んで第２電極を形成
する工程が続く、というものである。
【００１３】次に、本発明の第２の半導体装置の製造方
法は、半導体基板の表面に第１酸化膜を形成した後、前
記第１酸化膜に接するストッパー膜を含む積層膜を堆積
する工程と、前記第１酸化膜及び前記積層膜を同時にパ
ターニングして複数の積層膜パターンが前記半導体基板
の上を並走する形状に形成する工程と、前記積層膜パタ
ーンの形成された前記半導体基板を酸化して、前記積層
膜パターンに挟まれた半導体基板の表面及び前記積層膜
パターンの幅方向の端部近傍の下に位置する半導体基板
の表面に前記第１酸化膜よりも厚い膜厚の第２酸化膜を
形成する工程と、前記積層膜パターンをマスクとして前
記積層膜パターンに挟まれた第２酸化膜の全部及び半導
体基板の一部を除去して前記半導体基板に溝を形成する
工程と、前記溝に埋込絶縁膜を埋め込む工程とを有する
ことを特徴とし、前記溝に埋込絶縁膜を埋め込む工程に
おいて、前記埋込絶縁膜は、その表面の高さが前記スト
ッパー膜の高さに概略一致するべく形成され、前記溝に
埋込絶縁膜を埋め込む工程の後に、少なくとも前記積層
膜パターンの下の第２酸化膜が残るべく前記積層膜パタ
ーンを除去して前記積層膜パターンに挟まれた半導体基
板の表面を露出させ、前記積層膜パターンに挟まれた半
導体基板の露出した表面にゲート酸化膜を形成し、その
後、前記ゲート酸化膜及び前記第２酸化膜を覆い、か
つ、前記埋込絶縁膜に接する部分の高さが前記埋込絶縁
膜の高さに概略一致する第１電極を形成する工程が続
き、さらに、前記第１電極を形成する工程の後に、前記
第１電極の上に容量絶縁膜を挟んで第２電極を形成する
工程が続く、というものである。
【００１４】
【発明の実施の形態】次に、本発明の第１の実施形態に
ついて図１を参照して説明する。図１（ａ）は、第１の
実施形態の半導体装置であるフラッシュメモリセルの拡
散層及びＳＴＩを含む領域の様子を示す平面図であり、
図１（ｂ）は、図１（ａ）の切断線Ｘ−Ｘ’における断
面図である。
【００１５】本発明の半導体装置は、絶縁分離にＳＴＩ
を用い、浮遊ゲート電極３直下の中央付近ではトンネル
酸化膜２、浮遊ゲート電極３のエッジ付近ではトンネル
酸化膜２よりも厚い酸化膜のゲート酸化膜３０を持つ構
造のフラッシュメモリセルを基本構造としている。
【００１６】上記基本構造のフラッシュメモリセルを形
成するための製造方法について、図２〜５の断面図を参
照して説明する。尚、これらの断面図は、いずれも図１
（ａ）の切断線Ｘ−Ｘ’における断面図である。
【００１７】まず、半導体基板１の表面に膜厚７〜１１
ｎｍのトンネル酸化膜、膜厚５０〜１５０ｎｍのポリシ
リコン、膜厚１０〜２０ｎｍの中間酸化膜、膜厚５０〜
２００ｎｍの窒化膜、膜厚２０〜１００ｎｍの上層酸化
膜の順に堆積し、続いて、メモリセル及びトランジスタ
のチャネルとなる領域にトンネル酸化膜２、浮遊ゲート
電極３、中間酸化膜４、窒化膜５、上層酸化膜６からな
る積層膜７にパターニングする。このとき、積層膜７
は、複数の積層膜パターンが半導体基板１の上に所定の
間隔をもって並走する形に形成される（図２（ａ））。
【００１８】次に、積層膜７の表面に膜厚約１０ｎｍの
熱酸化による酸化膜８、膜厚１０〜１００ｎｍの窒化膜
９を順次形成し（図２（ｂ））、窒化膜９をエッチバッ
クし、積層膜７の側壁に窒化膜スペーサ２９を形成する
（図２（ｃ））。
【００１９】次に、浮遊ゲート電極３端部下の半導体基
板にバーズビークが形成されるように熱酸化を行い、並
走する積層膜７パターンの間の半導体基板と共に、浮遊
ゲート電極３の中央付近のトンネル酸化膜２よりも厚
い、例えば、２０〜５０ｎｍの膜厚の酸化膜１０を形成
する（図３（ａ））。
【００２０】次に、側壁に窒化膜スペーサ２９を有する
積層膜７パターンをマスクとして、並走する積層膜７パ
ターンの間の酸化膜１０をエッチング除去すると、酸化
膜１０の一部が除去されて、浮遊ゲート電極３端部下に
ゲート酸化膜３０が残る。このとき、積層膜７は、その
一番上の上層酸化膜６が一部エッチングされてその高さ
を減じ、積層膜１７となる。また、積層膜７は、その一
番上の上層酸化膜６が無くならないように、積層膜７の
一番上の酸化膜の膜厚を設定しておく。続いて、積層膜
１７の上層酸化膜６及び窒化膜スペーサ２９をマスクと
して、シリコンエッチングを行い、並走する積層膜１７
パターンの間の半導体基板に、例えば、深さ０．２〜
０．３μｍのＳＴＩの溝１１を形成する（図３
（ｂ））。
【００２１】次に、溝１１の角をなだらかにするための
丸め酸化を行って溝１１の表面に酸化膜１２を形成する
（図３（ｃ））。
【００２２】次に、窒化膜スペーサ２９をエッチング除
去してから溝１１を埋め込むと共に積層膜１７パターン
の間をも完全に埋め尽くすように酸化膜１３を形成し
（図４（ａ））、ＣＭＰ等の方法を用いて酸化膜１３を
含む基板表面の平坦化を行って酸化膜１３を埋込酸化膜
３３とする。このとき、積層膜１７の窒化膜５がＣＭＰ
等による平坦化の際のストッパーとなり、埋込酸化膜３
３の表面は、窒化膜５のストッパー面と概略同じ高さと
なる（図４（ｂ））。このとき、ストッパーとしての窒
化膜５は、ＣＭＰ等により膜厚を減じることとなるが、
その膜表面が露出する段階から膜厚がなくなる段階まで
の膜厚全体に渡ってストッパーの役割を果たせばよい。
【００２３】続いて、積層膜１７の浮遊ゲート電極３よ
り上の中間酸化膜４及び窒化膜５からなる残膜をエッチ
ング除去すると共に、埋込酸化膜３３を一部エッチング
して埋込酸化膜４３とする。このとき、埋込酸化膜４３
の表面がゲート酸化膜３０の表面と概略一致するように
エッチング条件を設定する（図５（ａ））。
【００２４】次に、酸化膜／窒化膜／酸化膜（以下、Ｏ
ＮＯ膜と記載する）等の積層構造の容量膜１４を約１５
ｎｍの膜厚に形成し（図５（ｂ））、さらに、制御ゲー
ト電極１５を約０．２μｍの膜厚に形成すると本発明の
第１の実施形態のメモリセルを得る（図５（ｃ））。
【００２５】以上により、微細化が可能である浮遊ゲー
ト電極自己整合型ＳＴＩ構造のフラッシュメモリセルを
形成するに当たって、本発明の第１の実施形態の構造及
びその製造方法を適用することにより、フラッシュメモ
リセルの高信頼性を維持し，また同時に、高容量比化に
よる書き込み・消去電圧の低電圧化が可能になる。
【００２６】即ち、ＳＴＩを用いたフラッシュメモリセ
ルのチャネル領域において、浮遊ゲート電極の中央付近
の下方では薄いトンネル酸化膜を、浮遊ゲート電極のエ
ッジ付近下方ではトンネル酸化膜よりも厚い酸化膜のゲ
ート酸化膜を形成することで、浮遊ゲート電極と半導体
基板との間の容量（基板容量と呼ぶ）を浮遊ゲート電極
と制御ゲートとの間の容量（制御容量と呼ぶ）よりも小
さくすることができ、制御容量の基板容量に対する容量
比を高く設定することができる。
【００２７】また、浮遊ゲート電極のエッジ付近下方で
は、トンネル酸化膜よりも厚い酸化膜が形成されている
ので、浮遊ゲート電極とＳＴＩエッジとの間の距離を長
くすることができ、ＳＴＩエッジにおける電界集中によ
る酸化膜の信頼性低下を無くすことができる。
【００２８】次に、本発明の第２の実施形態を図６〜１
０を参照して説明する。図６（ａ）は、第２の実施形態
の半導体装置であるフラッシュメモリセルの拡散層及び
ＳＴＩを含む領域の様子を示す平面図であり、図６
（ｂ）は、図６（ａ）の切断線Ｘ−Ｘ’における断面図
である。
【００２９】本実施形態の特徴は、浮遊ゲート電極の形
状を凹状に形成して、第１の実施形態よりもさらに制御
容量の基板容量に対する容量比を高く設定しようとする
ものであり、他の基本的な構造は第１の実施形態と同じ
である。
【００３０】上記のフラッシュメモリセルを形成するた
めの製造方法について、図７〜１０の断面図を参照して
説明する。尚、これらの断面図は、いずれも図６（ａ）
の切断線Ｘ−Ｘ’における断面図である。
【００３１】まず、半導体基板１０１の表面に膜厚１０
〜２０ｎｍの下敷酸化膜、膜厚５０〜２５０ｎｍの窒化
膜、膜厚２０〜１００ｎｍの上層酸化膜の順に堆積し、
続いて、メモリセル及びトランジスタのチャネルとなる
領域に下敷酸化膜１０２、窒化膜１０５、上層酸化膜１
０６からなる積層膜１０７にパターニングする。このと
き、積層膜１０７は、複数の積層膜パターンが半導体基
板１０１の上に所定の間隔をもって並走する形に形成さ
れる（図７（ａ））。
【００３２】次に、窒化膜１０５端部下の半導体基板に
バーズビークが形成されるように熱酸化を行い、並走す
る積層膜１０７パターンの間の半導体基板と共に、窒化
膜５の中央下の下敷酸化膜１０２よりも厚い酸化膜１１
０を形成する（図７（ｂ））。
【００３３】次に、積層膜１０７パターンをマスクとし
て、並走する積層膜１０７パターンの間の酸化膜１１０
をエッチング除去すると、酸化膜１１０の一部が除去さ
れて、窒化膜５端部下にゲート酸化膜１３０が残る。こ
のとき、積層膜１０７は、その一番上の上層酸化膜１０
６が一部エッチングされてその高さを減じ、積層膜１１
７となる。また、積層膜１０７は、その一番上の上層酸
化膜１０６が無くならないように、積層膜１０７の一番
上の酸化膜の膜厚を設定しておく。
【００３４】続いて、積層膜１１７の上層酸化膜６及び
窒化膜５をマスクとして、シリコンエッチングを行い、
並走する積層膜１１７パターンの間の半導体基板にＳＴ
Ｉの溝１１１を形成する（図７（ｃ））。
【００３５】次に、溝１１１の角の丸め酸化を行って溝
１１１の表面に酸化膜１１２を形成する（図８
（ａ））。
【００３６】次に、溝１１１を埋め込むと共に積層膜１
１７パターンの間をも完全に埋め尽くすように酸化膜１
１３を形成し（図８（ｂ））、ＣＭＰ等の方法を用いて
酸化膜１１３を含む基板表面の平坦化を行って酸化膜１
１３を埋込酸化膜１４３とする。このとき、積層膜１１
７の窒化膜１０５がＣＭＰ等による平坦化の際のストッ
パーとなり、埋込酸化膜１４３の表面は、窒化膜１０５
のストッパー面と概略同じ高さとなる（図８（ｃ））。
【００３７】続いて、窒化膜５をエッチング除去し、半
導体基板１０１の表面から埋込酸化膜１４３が突き出し
た形状とする（図９（ａ））。
【００３８】次に、積層膜１０７のうち最後に残った下
敷酸化膜１０２を除去し（図９（ｂ））、露出した半導
体基板表面を熱酸化してトンネル酸化膜１２２を形成
し、さらに、浮遊ゲート電極材料となるポリシリコン１
０３を埋込酸化膜１４３の間隔（積層膜１０７の幅に相
当する）の半分よりも薄い膜厚に堆積する。このとき、
埋込酸化膜１４３が半導体基板１０１の表面から突き出
ているため、ポリシリコン１０３は埋込酸化膜１４３の
間では凹部１１６を呈する（（図９（ｃ））。
【００３９】次に、この凹部１１６を選択的にレジスト
等で埋め込み、埋込酸化膜１４３の上のポリシリコン１
０３を選択的に除去し、凹部１１６を呈する部分のポリ
シリコン１０３を浮遊ゲート電極１２３とする（図１０
（ａ））。
【００４０】次に、ＯＮＯ膜等からなる容量膜１１４を
形成し、さらに、その上に制御ゲート電極１１５を形成
すると本発明の第２の実施形態のメモリセルを得る（図
１０（ｂ））。
【００４１】以上により、第１の実施形態で説明したフ
ラッシュメモリセルの高信頼性に加えて、第１の実施形
態よりもさらに高容量比を達成することができ、書き込
み・消去電圧のさらなる低電圧化が可能になる。
【００４２】また、第１の実施形態で用いた積層膜が多
層の膜からなり、しかも、積層膜の側壁にもスペーサ膜
を用いるなどして、溝形成までの製造工程が複雑となっ
ているが、本実施形態では積層膜の層数を少なくし、側
壁にスペーサ膜を用いないので、溝形成までの製造工程
が短くなるという利点を有する。
【００４３】次に、本発明の第３の実施形態を図１１〜
１５を参照して説明する。図１１（ａ）は、第３の実施
形態の半導体装置であるフラッシュメモリのセル近傍の
様子を示す平面図であり、図１１（ｂ）は、図１１
（ａ）の切断線Ｘ−Ｘ’における断面図である。
【００４４】本実施形態の特徴は、第１の実施形態で述
べた基本構造を維持しつつ、第１、２の実施形態よりも
さらに製造プロセスを簡略化して、製造工程の短縮を図
っている。また、本実施形態の製造方法は、第２の実施
形態の製造方法の図８（ｃ）の工程までと全く同じであ
るので、図８（ｃ）から先の工程についてのみ説明する
こととする。
【００４５】まず、図８（ｃ）のように、埋込酸化膜１
４３及び窒化膜１０５の表面がほぼ一致するようにし
て、積層膜１１７のうち窒化膜１０５の一部を残存させ
た後、埋込酸化膜１４３を一部エッチングして、その表
面を概略ゲート酸化膜１３０の表面と一致させ、埋込酸
化膜１４３を埋込酸化膜１９３とする（図１２
（ａ））。
【００４６】続いて、積層膜１１７のうち残存している
窒化膜１０５をエッチング除去し、下敷酸化膜１０２を
露出させる（図１２（ｂ））。
【００４７】次に、積層膜１１７のうち最後に残った下
敷酸化膜１０２を除去し（図１２（ｃ））、露出した半
導体基板表面を熱酸化してトンネル酸化膜１７２を形成
し、さらに、浮遊ゲート電極材料となるポリシリコン１
５３を膜厚５０〜１５０ｎｍの厚さに堆積する（図１３
（ａ））。
【００４８】次に、トンネル酸化膜１７２及びゲート酸
化膜１３０を完全に覆うと共に、その端部が埋込酸化膜
１９３の上にまで延在するようにポリシリコン１５３を
パターニングして、浮遊ゲート電極１６３を形成する。
（図１３（ｂ））。
【００４９】最後に、ＯＮＯ膜等の容量膜１６４を約１
５ｎｍの膜厚に形成し、さらに、その上に制御ゲート電
極１６５を形成すると本発明の第３の実施形態のメモリ
セルを得る（図１３（ｃ））。
【００５０】以上により、第１の実施形態で説明したフ
ラッシュメモリセルの高信頼性に加えて、第１の実施形
態よりもさらに浮遊ゲート電極の面積を大きくすること
により高容量比を達成することができ、書き込み・消去
電圧の低電圧化が可能になる。
【００５１】また、第２の実施形態においては、浮遊ゲ
ート電極の形状を凹状とするために、図９（ｃ）から図
１０（ａ）に到る工程自体の制御に工数を要すること、
即ち、凹部にレジスト等の有機材料を均一に埋め込むこ
との困難が生じ、製造工程を複雑にしているが、本実施
形態では、プロセス制御が一貫して容易であり、製造工
程の簡略化が実現できる、という長所を有している。
【００５２】以上に述べてきた実施形態においては、フ
ラッシュメモリを例として挙げたが、本発明はフラッシ
ュメモリに限定されるものではなく、半導体基板の活性
ゲート膜領域上、或いは、活性ゲート膜形成予定領域上
に積層構造体を形成しておき、それをマスクとして自己
整合的に溝分離領域を形成する構成の半導体装置であれ
ば、フラッシュメモリ以外の他の分野に分類される半導
体装置であっても、本発明の製造方法を適用して本発明
の構造を有する半導体装置を実現できることは言うまで
もない。
【００５３】
【発明の効果】以上に説明したように、本発明の半導体
装置及びその製造方法によれば、半導体基板の活性ゲー
ト膜領域上、或いは、活性ゲート膜形成予定領域上に積
層構造体を形成しておき、さらに、活性ゲート膜（或い
は、活性ゲート膜形成予定領域）の溝分離側に位置する
ゲート膜を厚くしておき、その上で積層構造体に対して
自己整合的に溝分離領域を形成するので、溝の肩部とゲ
ート電極との距離を大きくすることができ、デバイス動
作時の溝の肩部における電界集中によるデバイス特性へ
の悪影響を無くすことができる。また、溝分離側に位置
するゲート膜が厚く形成されるので、制御容量の基板容
量に対する容量比を高く設定することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置の平面図
及び断面図である。
【図２】本発明の第１の実施形態の半導体装置の製造方
法を製造工程順に示す断面図である。
【図３】図２に続く製造工程を示す断面図である。
【図４】図３に続く製造工程を示す断面図である。
【図５】図４に続く製造工程を示す断面図である。
【図６】本発明の第２の実施形態の半導体装置の平面図
及び断面図である。
【図７】本発明の第２の実施形態の半導体装置の製造方
法を製造工程順に示す断面図である。
【図８】図７に続く製造工程を示す断面図である。
【図９】図８に続く製造工程を示す断面図である。
【図１０】図９に続く製造工程を示す断面図である。
【図１１】本発明の第３の実施形態の半導体装置の平面
図及び断面図である。
【図１２】本発明の第３の実施形態の半導体装置の製造
方法を製造工程順に示す断面図である。
【図１３】図１２に続く製造工程を示す断面図である。
【図１４】従来の半導体装置の製造方法を製造工程順に
示す断面図である。
【符号の説明】
１、１０１、２０１ 半導体基板 ２、１２２、１７２、２０４ トンネル酸化膜 ３、１２３、１６３ 浮遊ゲート電極 ４ 中間酸化膜 ５、９、１０５、２０５ 窒化膜 ６、１０６ 上層酸化膜 ７、１７、１０７、１１７ 積層膜 ８、１０、１２、１３、１１０、１１２、１１３ 酸
化膜 １１、１１１ 溝 １４、１１４、１６４、２１４ 容量膜 １５、１１５、１６５、２１５ 制御ゲート電極 １７、１１７ 拡散領域 ３０、１３０ ゲート酸化膜 ３３、４３、１３３、１４３、１９３、２３３ 埋込
酸化膜 １０２ 下敷酸化膜 １０３、１５３ ポリシリコン １１６ 凹部 ２０３ 第１浮遊ゲート電極 ２１１ トレンチ ２１３ 第２浮遊ゲート電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA08 AA09 AA25 AA30 AA31 AA34 AA43 AA62 AA63 AB08 AD20 AD52 AD60 AF06 AF25 AG07 5F032 AA34 AA37 AA44 AA45 CA17 DA33 5F083 EP02 EP03 EP05 EP23 EP27 EP42 EP48 EP50 EP55 ER22 GA09 GA19 GA22 JA04 KA01 LA16 NA01 PR29 5F101 BA07 BA12 BA13 BA16 BA23 BA24 BA29 BA35 BA36 BB05 BD12 BD33 BD35 BF02 BF09 BH19

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、前記半導体基板に埋め込
    まれた分離用絶縁膜と、前記分離用絶縁膜に挟まれた半
    導体基板の表面の一部に形成されたゲート絶縁膜とを有
    する半導体装置であって、前記ゲート絶縁膜はその側面
    を前記分離用絶縁膜に接して形成されており、前記ゲー
    ト絶縁膜の前記分離用絶縁膜側の端部が、前記ゲート絶
    縁膜の中央部よりも厚いことを特徴とする半導体装置。
  2. 【請求項２】 前記分離用絶縁膜を挟んで隣接するゲー
    ト絶縁膜の間隔に相当する幅の溝が、隣接するゲート絶
    縁膜の間の前記半導体基板に掘られ、前記分離用絶縁膜
    は、前記溝に埋め込まれた絶縁膜である請求項１記載の
    半導体装置。
  3. 【請求項３】 前記ゲート絶縁膜の上には、下から順
    に、第１電極、容量絶縁膜、第２電極が形成される請求
    項１又は２記載の半導体装置。
  4. 【請求項４】 前記分離用絶縁膜の上面と前記ゲート絶
    縁膜端部の上面とが概略同じ高さに位置する請求項１、
    ２又は３記載の半導体装置。
  5. 【請求項５】 前記分離用絶縁膜の上面は、前記端部絶
    縁膜の上面よりも高い位置に位置する請求項１、２又は
    ３記載の半導体装置。
  6. 【請求項６】 前記第２電極は、前記分離用絶縁膜の間
    隔方向の中央部に対応する位置に凹部を有する請求項５
    記載の半導体装置。
  7. 【請求項７】 半導体基板の表面に第１酸化膜を形成し
    た後、前記第１酸化膜に接する第１導電層を含む積層膜
    を堆積する工程と、前記第１酸化膜及び前記積層膜を同
    時にパターニングして複数の積層膜パターンが前記半導
    体基板の上を並走する形状に形成する工程と、前記積層
    膜パターンの形成された前記半導体基板を酸化して、前
    記積層膜パターンに挟まれた半導体基板の表面及び前記
    積層膜パターンの幅方向の端部近傍の下に位置する半導
    体基板の表面に前記第１酸化膜よりも厚い膜厚の第２酸
    化膜を形成する工程と、前記積層膜パターンの側面に側
    壁マスク膜を形成して前記積層膜パターンを含むマスク
    パターンを形成する工程と、前記マスクパターンをマス
    クとして前記マスクパターンに挟まれた第２酸化膜の全
    部及び半導体基板の一部を除去して前記半導体基板に溝
    を形成する工程と、前記溝に埋込絶縁膜を埋め込む工程
    とを有することを特徴とする半導体装置の製造方法。
  8. 【請求項８】 前記溝に埋込絶縁膜を埋め込む工程にお
    いて、前記埋込絶縁膜は、その表面の高さが前記第２酸
    化膜の高さに概略一致するべく形成される請求項７記載
    の半導体装置の製造方法。
  9. 【請求項９】 前記溝に埋込絶縁膜を埋め込む工程の後
    に、前記第１導電層からなる第１電極の上に容量絶縁膜
    を挟んで第２電極を形成する工程が続く請求項７又は８
    記載の半導体装置の製造方法。
  10. 【請求項１０】 半導体基板の表面に第１酸化膜を形成
    した後、前記第１酸化膜に接するストッパー膜を含む積
    層膜を堆積する工程と、前記第１酸化膜及び前記積層膜
    を同時にパターニングして複数の積層膜パターンが前記
    半導体基板の上を並走する形状に形成する工程と、前記
    積層膜パターンの形成された前記半導体基板を酸化し
    て、前記積層膜パターンに挟まれた半導体基板の表面及
    び前記積層膜パターンの幅方向の端部近傍の下に位置す
    る半導体基板の表面に前記第１酸化膜よりも厚い膜厚の
    第２酸化膜を形成する工程と、前記積層膜パターンをマ
    スクとして前記積層膜パターンに挟まれた第２酸化膜の
    全部及び半導体基板の一部を除去して前記半導体基板に
    溝を形成する工程と、前記溝に埋込絶縁膜を埋め込む工
    程とを有することを特徴とする半導体装置の製造方法。
  11. 【請求項１１】 前記溝に埋込絶縁膜を埋め込む工程に
    おいて、前記埋込絶縁膜は、その表面の高さが前記スト
    ッパー膜の高さに概略一致するべく形成される請求項１
    ０記載の半導体装置の製造方法。
  12. 【請求項１２】 前記溝に埋込絶縁膜を埋め込む工程の
    後に、少なくとも前記積層膜パターンの下の第２酸化膜
    が残るべく前記積層膜パターンを除去して前記積層膜パ
    ターンに挟まれた半導体基板の表面を露出させ、前記積
    層膜パターンに挟まれた半導体基板の露出した表面にゲ
    ート酸化膜を形成し、その後、前記ゲート酸化膜及び前
    記第２酸化膜を覆い、かつ、前記埋込絶縁膜に接する部
    分の高さが前記埋込絶縁膜の高さに概略一致する第１電
    極を形成する工程が続く請求項１１記載の半導体装置の
    製造方法。
  13. 【請求項１３】 前記第１電極を形成する工程の後に、
    前記第１電極の上に容量絶縁膜を挟んで第２電極を形成
    する工程が続く請求項１２記載の半導体装置の製造方
    法。
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