JP2009099742A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2009099742A
JP2009099742A JP2007269432A JP2007269432A JP2009099742A JP 2009099742 A JP2009099742 A JP 2009099742A JP 2007269432 A JP2007269432 A JP 2007269432A JP 2007269432 A JP2007269432 A JP 2007269432A JP 2009099742 A JP2009099742 A JP 2009099742A
Authority
JP
Japan
Prior art keywords
film
semiconductor
flow rate
etching
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2007269432A
Other languages
English (en)
Inventor
Tomoya Satonaka
智哉 里中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2007269432A priority Critical patent/JP2009099742A/ja
Priority to TW097139113A priority patent/TW200939320A/zh
Priority to US12/252,137 priority patent/US20090098705A1/en
Publication of JP2009099742A publication Critical patent/JP2009099742A/ja
Priority to US12/956,180 priority patent/US20110070727A1/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】所望の形状を有するゲート電極を形成することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の実施の形態に係る半導体装置の製造方法は、半導体基板上に形成された半導体膜を加工してゲート電極を形成する工程と、ＨＢｒ、Ｃｌ２、ＣＦ４、ＳＦ６若しくはＮＦ３のうち少なくとも１つおよびＯ２を含み、Ｏ２の流量が全体の流量の合計の８０％よりも大きいガス、または、ＨＢｒ、Ｃｌ２、ＣＦ４、ＳＦ６若しくはＮＦ３のうち少なくとも１つ、Ｏ２およびＮ２を含み、Ｏ２およびＮ２の流量の合計が全体の合計の８０％よりも大きいガスのプラズマ放電により、前記ゲート電極の側面に保護膜を形成する工程と、前記保護膜を形成した後、前記半導体基板上の前記半導体膜の残渣を除去する工程と、を含む。
【選択図】図１Ｃ

Description

本発明は、エッチング法を用いた半導体装置の製造方法に関する。
近年の半導体素子の微細化に伴い、異方性ドライエッチングによって所望の加工形状を有するゲート電極を形成することが次第に難しくなってきている。
そこで、多結晶Ｓｉ膜のエッチング加工を、エッチング選択比等のエッチング条件を途中で切り替えて行うことにより、多結晶Ｓｉ膜を所望の形状のゲート電極に加工する技術が知られている（例えば、特許文献１参照）。
この技術によれば、２段階のエッチングステップを経て多結晶Ｓｉ膜をゲート電極に加工した後にオーバーエッチングを行い、エッチング加工に用いたハードマスク下の領域以外に残っている多結晶Ｓｉ膜を完全に除去する。
しかし、他の部材の側面等に残った多結晶Ｓｉ膜を完全に除去するため、オーバーエッチングをある程度の等方性を有する条件で行うと、ゲート電極の側面にまでエッチングが及ぶおそれがある（サイドエッチ）。これにより、ゲート電極の形状は所望するものではなくなり、また、ゲート電極の側面に形成するオフセットスペーサの幅、位置等がばらつき、ソース・ドレイン領域のエクステンション領域の形成位置の制御が困難になるおそれがある。
特開２００６−８６２９５号公報
本発明の目的は、所望の形状を有するゲート電極を形成することのできる半導体装置の製造方法を提供することにある。
本発明の一態様は、半導体基板上に形成された半導体膜を加工してゲート電極を形成する工程と、ＨＢｒ、Ｃｌ２、ＣＦ４、ＳＦ６若しくはＮＦ３のうち少なくとも１つおよびＯ２を含み、Ｏ２の流量が全体の流量の合計の８０％よりも大きいガス、または、ＨＢｒ、Ｃｌ２、ＣＦ４、ＳＦ６若しくはＮＦ３のうち少なくとも１つ、Ｏ２およびＮ２を含み、Ｏ２およびＮ２の流量の合計が全体の合計の８０％よりも大きいガスのプラズマ放電により、前記ゲート電極の側面に保護膜を形成する工程と、前記保護膜を形成した後、前記半導体基板上の前記半導体膜の残渣を除去する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
また、本発明の他の一態様は、半導体基板上に絶縁膜を介してゲート電極としての半導体膜を積層する工程と、前記半導体膜を加工して所定のパターンを形成する工程と、Ｏ２を含むガス、またはＯ２およびＮ２を含むガスのプラズマ放電により、前記所定のパターンの側面に保護膜を形成する工程と、前記保護膜を形成した後、前記絶縁膜の露出部分を除去し、前記半導体基板の前記絶縁膜の除去された部分の直下の領域に溝を形成する工程と、前記溝に絶縁材料を埋め込み、素子分離領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
また、本発明の他の一態様は、半導体基板上に絶縁膜を介して金属膜および半導体膜を積層する工程と、前記半導体膜を加工してゲート電極の半導体層を形成する工程と、Ｏ２を含むガス、またはＯ２およびＮ２を含むガスのプラズマ放電により、前記ゲート電極の前記半導体層の側面に保護膜を形成する工程と、前記保護膜を形成した後、前記金属膜を加工して前記ゲート電極の金属層を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
本発明によれば、所望の形状を有するゲート電極を形成することのできる半導体装置の製造方法を提供することができる。
〔第１の実施の形態〕
本実施の形態においては、多結晶Ｓｉ等の半導体からなるゲート電極を形成する。
（半導体装置の製造）
図１Ａ（ａ）〜（ｃ）、図１Ｂ（ｄ）〜（ｆ）、図１Ｃ（ｇ）〜（ｉ）、図１Ｄ（ｊ）〜（ｌ）、図１Ｅ（ｍ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
本実施の形態においては、一例として、各部材の加工をＩＣＰ（誘導結合プラズマ）型のエッチング装置を用いるＲＩＥ（Reactive Ion Etching）により行う。また、ゲート電極をパターン形成するためのエッチングマスクとして、ＳｉＮ膜、非晶質Ｓｉ膜、反射防止膜、レジスト膜の４層の膜を用いる。
まず、図１Ａ（ａ）に示すように、単結晶Ｓｉ等からなる半導体基板１０１内にＳｉＯ２等からなるＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１０２を形成し、その後、半導体基板１０１上に、厚さ１．５ｎｍのシリコン酸化膜等からなるゲート絶縁膜１０３を形成する。
次に、図１Ａ（ｂ）に示すように、ゲート絶縁膜１０３および素子分離領域１０２上に、厚さ１３０ｎｍの多結晶Ｓｉ膜等からなるゲート材料膜１０４、厚さ６０ｎｍのＳｉＮ膜１０５、厚さ４０ｎｍの非晶質Ｓｉ膜１０６、反射防止膜１０７、例えば厚さ２８０ｎｍのレジスト膜１０８を形成する。
次に、図１Ａ（ｃ）に示すように、例えば、ＡｒＦエキシマレーザ光を用いた投影露光法により、レジスト膜１０８を９０ｎｍのマスク寸法になるようにパターニングする。
次に、図１Ｂ（ｄ）に示すように、パターニングしたレジスト膜１０８をマスクとして、反射防止膜１０７、非晶質Ｓｉ膜１０６にエッチングを施し、パターンを転写する。
反射防止膜１０７のエッチング条件は、圧力が１０ｍＴ、ガスの種類および流量がＣＦ４／Ｏ２＝５０／５０ｓｃｃｍ、装置の上部電極に印加するソースパワーが３５０Ｗ、下部電極に印加するバイアスパワーが３０Ｖである。
また、非晶質Ｓｉ膜１０６をエッチングする際には、エッチング条件を途中で切り替える。第１の条件は、圧力が６ｍＴ、ガスの種類および流量がＨＢｒ／ＣＦ４／Ｃｌ２＝１５０／２０／１０ｓｃｃｍ、装置の上部電極に印加するソースパワーが６００Ｗ、下部電極に印加するバイアスパワーが１５０Ｖである。第２の条件は、圧力が９０ｍＴ、ガスの種類および流量がＨＢｒ／Ｏ２＝１５０／４ｓｃｃｍ、装置の上部電極に印加するソースパワーが８００Ｗ、下部電極に印加するバイアスパワーが１００Ｖである。第１の条件により大部分を除去した後、第２の条件により残りを除去する。
次に、図１Ｂ（ｅ）に示すように、アッシング処理によりレジスト膜１０８および反射防止膜１０７を灰化し、硫酸過水液（硫酸＋過酸化水素水）にてエッチング後の付着物の除去を行った後、非晶質Ｓｉ膜１０６をマスクとして、ＳｉＮ膜１０５にエッチングを施し、パターンを転写する。
ＳｉＮ膜１０５のエッチング条件は、圧力が２０ｍＴ、ガスの種類および流量がＣＨ３Ｆ／Ｏ２／Ｈｅ＝８０／３０／１００ｓｃｃｍ、装置の上部電極に印加するソースパワーが４００Ｗ、下部電極に印加するバイアスパワーが２００Ｖである。
次に、図１Ｂ（ｆ）に示すように、パターニングされたＳｉＮ膜１０５をマスクとして、ゲート材料膜１０４に途中の所定の深さまでエッチングを施す。なお、この工程中に非晶質Ｓｉ膜１０６が除去される。
このときのエッチング条件は、圧力が６ｍＴ、ガスの種類および流量がＨＢｒ／ＣＦ４／Ｃｌ２＝１５０／２０／１０ｓｃｃｍ、装置の上部電極に印加するソースパワーが６００Ｗ、下部電極に印加するバイアスパワーが１５０Ｖである。ＳｉＮ膜１０５のパターンをゲート材料膜１０４に正確に転写するために、異方性の強い条件となっている。なお、この段階ではゲート絶縁膜１０３が露出しないので、ゲート材料膜１０４とゲート絶縁膜１０３のエッチング選択比は大きくなくてもよい。また、この条件でのエッチングを止める所定の深さは、予め設定したエッチング時間で判断してもよいし、ゲート材料膜１０４のエッチング部分の厚さをモニターすることにより判断してもよい。
次に、図１Ｃ（ｇ）に示すように、条件を変更してゲート材料膜１０４へのエッチングを継続し、ゲート材料膜１０４をゲート電極１０９に加工する。
このときのエッチング条件は、圧力が１５ｍＴ、ガスの種類および流量がＨＢｒ／Ｏ２＝１５０／４ｓｃｃｍ、装置の上部電極に印加するソースパワーが５００Ｗ、下部電極に印加するバイアスパワーが４５Ｖである。このエッチング工程において、ゲート絶縁膜１０３が露出し始めるため、ゲート材料膜１０４とゲート絶縁膜１０３のエッチング選択比が大きい条件となっている。
しかし、図１Ｃ（ｇ）に示すように、ゲート材料膜１０４は完全に除去されず、素子分離領域１０２の側面近傍等に残渣１０４ａとして残る。これは、素子分離領域１０２の上面とゲート絶縁膜１０３の上面の段差により、周辺の領域よりも大きな厚みをもった部分が除去しきれずに残ったものである。
なお、ここで、残渣１０４ａを完全に除去するまでエッチングを続けると、ゲート電極１０９の側面にまでエッチングがおよび、後の工程に悪影響を及ぼすサイドエッチが入った形状となるおそれがある。
次に、図１Ｃ（ｈ）に示すように、圧力が８０ｍＴ、ガスの種類および流量がＮ２／Ｏ２／ＨＢｒ＝１００／１００／１０ｓｃｃｍ、装置の上部電極に印加するソースパワーが１２００Ｗ、下部電極に印加するバイアスパワーが１５０Ｖ、放電時間１０ｓｅｃという条件で、放電を行う。
このとき、導入ガスがプラズマ励起によりイオン化、および中性ラジカル化する。Ｏラジカル、Ｎラジカル等の中性ラジカル１１１は印加電圧の影響を受けず、等方的に移動して対象物に付着し、化学反応を起こす。そして、ゲート電極１０９と酸化反応、窒化反応を起こし、ゲート電極１０９の表面にＳｉＯＮ膜等からなる側壁保護膜１１２を形成する。なお、側壁保護膜１１２には、ＳｉＯＮ膜の他に、ＳｉＯ２膜、ＳｉＮ膜等が含まれていてもよい。
一方、ＨＢｒイオン、Ｏイオン、Ｎイオン等のイオン１１０は印加電圧により加速し、半導体基板１０１の表面にほぼ垂直な方向に異方的に打ち込まれる。
ここで、中性ラジカル１１１は、残渣１０４ａとも反応を起こし、側壁保護膜１１２と同様の膜をその表面に形成しようとするが、この膜は形成される間もなく半導体基板１０１の表面にほぼ垂直な方向に打ち込まれるイオン１１０に削られ続ける。そのため、結局、残渣１０４ａの表面には、側壁保護膜１１２と同様の膜は形成されない。なお、ゲート電極１０９の側面の側壁保護膜１１２は、イオンの打ち込まれる方向が半導体基板１０１の表面にほぼ垂直であるため、ほとんど削られない。
次に、図１Ｃ（ｉ）に示すように、圧力が９０ｍＴ、ガスの種類および流量がＨＢｒ／Ｏ２＝１５０／４ｓｃｃｍ、装置の上部電極に印加するソースパワーが８００Ｗ、下部電極に印加するバイアスパワーが１００Ｖという条件でＲＩＥを行い、残渣１０４ａを除去する。
このとき、残渣１０４ａを効率よく除去するために、等方性の条件でエッチングを行うが、ゲート電極１０９の側面には側壁保護膜１１２が形成されているため、ゲート電極１０９にサイドエッチが入ることを防ぐことができる。
なお、図１Ｃ（ｈ）に示した、側壁保護膜１１２を形成する工程において、上記のＮ２、Ｏ２およびＨＢｒの混合ガスの他に、ＨＢｒ、Ｃｌ２、ＣＦ４、ＳＦ６若しくはＮＦ３のうち少なくとも１つ、Ｏ２およびＮ２を含むガス、ＨＢｒ、Ｃｌ２、ＣＦ４、ＳＦ６若しくはＮＦ３のうち少なくとも１つおよびＯ２を含むガス等を用いることができる。ここで、ＨＢｒ、Ｃｌ２、ＣＦ４、ＳＦ６およびＮＦ３はいずれも、イオン化することにより、図１Ｃ（ｈ）に示すイオン１１０として機能する。
ＨＢｒ、Ｃｌ２、ＣＦ４、ＳＦ６若しくはＮＦ３のうち少なくとも１つ、Ｏ２およびＮ２を含むガスを用いる場合は、Ｏ２およびＮ２の流量の合計がガス全体の流量の合計の８０％よりも大きく設定され、さらには、９６％よりも小さいことが好ましい。これは、Ｏ２およびＮ２の流量の合計がＨＢｒ（Ｃｌ２、ＣＦ４、ＳＦ６、ＮＦ３）、Ｏ２およびＮ２の流量の合計の８０％以下である場合は、十分な厚さの側壁保護膜１１２を形成することが困難であり、ゲート電極１０９にサイドエッチが入ってしまうおそれがあるためである。また、９６％以上である場合は、残渣１０４ａの表面にも側壁保護膜１１２と同様の膜が形成されてしまい、図１Ｃ（ｉ）に示した工程において、ゲート絶縁膜１０３とその直下の半導体基板１０１にダメージを与えることなく残渣１０４ａを除去することが困難になるおそれがあるためである。
ＨＢｒ、Ｃｌ２、ＣＦ４、ＳＦ６若しくはＮＦ３のうち少なくとも１つおよびＯ２を含むガスを用いる場合は、同様の理由により、Ｏ２の流量がガス全体の流量の合計の８０％よりも大きく設定され、さらには、９６％よりも小さいことが好ましい。なお、ＨＢｒ、Ｃｌ２、ＣＦ４、ＳＦ６若しくはＮＦ３のうち少なくとも１つ、Ｏ２およびＮ２を含むガスを用いる場合であっても、Ｏ２の流量がガス全体の流量の合計の１０％よりも大きいことが好ましい。
また、図１Ｃ（ｈ）に示した側壁保護膜１１２の形成と、図１Ｃ（ｉ）に示した残渣１０４ａの除去は、エッチング装置の動作条件の変更だけで、同一のチャンバー内で連続して行うことができる。
次に、図１Ｄ（ｊ）に示すように、希フッ酸を用いたウェットエッチングより側壁保護膜１１２を除去し、ＳｉＮ膜１０５およびゲート電極１０９をマスクとしてゲート絶縁膜１０３をエッチング加工する。
次に、図１Ｄ（ｋ）に示すように、ＳｉＮ膜１０５、ゲート電極１０９、およびゲート絶縁膜１０３の側面にオフセットスペーサ１１３を形成する。このとき、ゲート電極１０９にサイドエッチが入らないため、オフセットスペーサ１１３を望ましい幅で正確に形成することができる。
次に、図１Ｄ（ｌ）に示すように、オフセットスペーサ１１３およびＳｉＮ膜１０５をマスクとして、イオン注入法等により導電型不純物を半導体基板１０１に注入し、ソース・ドレイン領域のエクステンション領域１１４を形成する。
エクステンション領域１１４の形成される位置は、オフセットスペーサ１１３の幅および位置により決定されるため、これらを正確に制御することが求められる。なお、エクステンション領域１１４が、半導体基板１０１の表面に溝を形成してエピタキシャル結晶を埋め込むことにより形成される場合であっても、溝はオフセットスペーサ１１３およびＳｉＮ膜１０５をマスクとして用いるエッチングにより形成されるため、同様に、エクステンション領域１１４の形成される位置は、オフセットスペーサ１１３の幅および位置により決定される。
次に、図１Ｅ（ｍ）に示すように、オフセットスペーサ１１３の側面に絶縁材料からなるゲート側壁１１５を形成した後、例えば、ゲート側壁１１５およびＳｉＮ膜１０５をマスクとして、イオン注入法等により導電型不純物を半導体基板１０１に注入し、ソース・ドレイン領域１１６を形成する。
その後、ＳｉＮ膜１０５を除去した後、図示しないが、通常の製造工程により、半導体基板１０１上に層間絶縁膜、コンタクト、配線等を形成する。
（第１の実施の形態の効果）
この第１の実施の形態によれば、ゲート電極１０９にサイドエッチを入れることなく、素子分離領域１０２の側面近傍等の残渣１０４ａを除去することができる。ゲート電極１０９にサイドエッチが入らないため、オフセットスペーサ１１３を望ましい幅で望ましい位置に正確に形成することができ、トランジスタの性能のばらつきを抑えることができる。また、素子分離領域１０２の側面の残渣１０４ａを除去することができるため、同じ素子分離領域１０２に囲まれた同じ素子領域内の複数のトランジスタ間で、残渣１０４ａを介した短絡が発生することを防止できる。
なお、本実施の形態においては、一例として、素子分離領域１０２の側面近傍の残渣１０４ａを除去する流れを説明したが、その他の位置のゲート材料膜１０４の残渣も除去することができる。
〔第２の実施の形態〕
本実施の形態においては、フラッシュメモリを構成するスタックゲート構造を形成する。
（半導体装置の製造）
図２Ａ（ａ）〜（ｃ）、図２Ｂ（ｄ）〜（ｆ）、図２Ｃ（ｇ）〜（ｉ）、図２Ｄ（ｊ）〜（ｌ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
本実施の形態においては、一例として、各部材の加工をＩＣＰ（誘導結合プラズマ）型のエッチング装置を用いるＲＩＥ（Reactive Ion Etching）により行う。また、フローティングゲートとなるゲート材料膜に所定のパターンを形成するためのエッチングマスクとして、ＳｉＮ膜、ＴＥＯＳ（Tetraethoxysilane）膜、有機膜、ＳｉＯ２膜、レジスト膜の５層の膜を用いる。
まず、図２Ａ（ａ）に示すように、単結晶Ｓｉ等からなる半導体基板２０１上に、厚さ６ｎｍのシリコン酸化膜等からなるゲート絶縁膜２０２、厚さ８０ｎｍのＰを含む非晶質Ｓｉ膜等からなるゲート材料膜２０３、厚さ１００ｎｍのＳｉＮ膜２０４、厚さ３００ｎｍのＴＥＯＳ膜２０５、厚さ３００ｎｍの有機膜２０６、厚さ８０ｎｍのＳｉＯ２膜２０７を形成する。ここで、ゲート材料膜２０３、ＳｉＮ膜２０４は、ＣＶＤ（Chemical Vapor Deposition）法により形成され、有機膜２０６、ＳｉＯ２膜２０７は、スピン塗布法により形成する。さらに、フォトリソグラフィ技術を用いて、ＳｉＯ２膜２０７上にレジスト膜２０８をパターン形成する。
次に、図２Ａ（ｂ）に示すように、パターニングしたレジスト膜２０８をマスクとして、ＳｉＯ２膜２０７にエッチングを施し、パターンを転写する。ここで、ＳｉＯ２膜２０７のエッチングは、ＣＨＦ３等のガスを用いて行う。
次に、図２Ａ（ｃ）に示すように、ＴＥＯＳ膜２０５のパターニングを行う。具体的には、以下に述べるような工程を行う。まず、図２Ａ（ｂ）に示した工程においてパターニングされたレジスト膜２０８、ＳｉＯ２膜２０７をマスクとして、有機膜２０６にエッチングを施してパターンを転写する。なお、レジスト膜２０８はこの工程中に除去される。続けて、パターニングされたＳｉＯ２膜２０７、有機膜２０６をマスクとして、ＴＥＯＳ膜２０５にエッチングを施してパターンを転写する。さらに、ＴＥＯＳ膜２０５をパターニングした後、アッシング処理により有機膜２０６を灰化し、硫酸過水液にてエッチング後の付着物の除去を行う。なお、ＳｉＯ２膜２０７はこの工程中に除去される。ここで、有機膜２０６のエッチングはＯ２を含むガスを用いて行い、ＴＥＯＳ膜２０５のエッチングはＣＦ系のガスを用いて行う。
次に、図２Ｂ（ｄ）に示すように、パターニングされたＴＥＯＳ膜２０５をマスクとして、ＳｉＮ膜２０４、ゲート材料膜２０３にエッチングを施して、ゲート材料膜２０３をワード線方向に沿ってセル間を分離してなるフローティングゲート膜パターン２０９に加工する。
ＳｉＮ膜２０４のエッチング条件は、圧力が１５ｍＴ、ガスの種類および流量がＣＨＦ３／Ｏ２＝１００／５０ｓｃｃｍ、装置の上部電極に印加するソースパワーが４００Ｗ、下部電極に印加するバイアスパワーが４００Ｖである。また、ゲート材料膜２０３のエッチング条件は、圧力が１０ｍＴ、ガスの種類および流量がＨＢｒ／Ｏ２／ＣＦ４＝２４５／５／５０ｓｃｃｍ、装置の上部電極に印加するソースパワーが６００Ｗ、下部電極に印加するバイアスパワーが１００Ｖである。
なお、このままゲート絶縁膜２０２および半導体基板２０１のエッチングを続けると、フローティングゲート膜パターン２０９にサイドエッチが入るおそれがある。
次に、図２Ｂ（ｅ）に示すように、圧力が８０ｍＴ、ガスの種類および流量がＯ２＝１００ｓｃｃｍ、装置の上部電極に印加するソースパワーが１２００Ｗ、下部電極に印加するバイアスパワーが０Ｖ、放電時間３０ｓｅｃという条件で、放電を行い、フローティングゲート膜パターン２０９の側面を酸化することにより、側面を覆うように側壁保護膜２１０を形成する。例えば、フローティングゲート膜パターン２０９が、熱処理により非晶質Ｓｉが結晶化した多結晶Ｓｉからなる場合は、側壁保護膜３０９はＳｉＯ２を主成分とする膜である。
次に、図２Ｂ（ｆ）に示すように、ガスの種類および流量がＣＦ４＝１００ｓｃｃｍ、装置の上部電極に印加するソースパワーが１０００Ｗ、下部電極に印加するバイアスパワーが２００Ｖという条件でエッチングを行い、ゲート絶縁膜２０２を加工する。続けて、圧力が２０ｍＴ、ガスの種類および流量がＨＢｒ／Ｃｌ２／ＣＦ４／Ｏ２＝２５０／２０／５０／５ｓｃｃｍ、装置の上部電極に印加するソースパワーが１０００Ｗ、下部電極に印加するバイアスパワーが２００Ｖという条件でエッチングを行い、半導体基板２０１を所定の深さまで掘り下げる。
このとき、フローティングゲート膜パターン２０９の側面には側壁保護膜２１０が形成されているため、フローティングゲート膜パターン２０９にサイドエッチが入ることを防止できる。
次に、図２Ｃ（ｇ）に示すように、エッチングした半導体基板２０１の表面に後処理として希フッ酸を用いたウェットエッチングを施し、同時に側壁保護膜２１０を除去する。
次に、図２Ｃ（ｈ）に示すように、半導体基板２０１上の全面にＳｉＯ２等からなる絶縁膜２１１を堆積させる。
次に、図２Ｃ（ｉ）に示すように、ＳｉＮ膜２０４の上面をストッパとしてＣＭＰ（Chemical Mechanical Polishing）を行い、絶縁膜２１１を平坦化するとともに、ＴＥＯＳ膜２０５を除去する。
次に、図２Ｄ（ｊ）に示すように、ＲＩＥにより絶縁膜２１１をエッチバックし、素子分離領域２１２に加工するとともに、ＳｉＮ膜２０４を除去する。このとき、素子分離領域２１２の上面がフローティングゲート膜パターン２０９の上面と下面の間の高さに位置することが好ましい。
次に、図２Ｄ（ｋ）に示すように、フローティングゲート膜パターン２０９および素子分離領域２１２上にＳｉＯ２等からなるゲート間絶縁膜２１３を形成する。
次に、図２Ｄ（ｌ）に示すように、ゲート間絶縁膜２１３上に多結晶Ｓｉ等からなるコントロールゲート膜２１４を形成する。
その後、図示しないが、例えばリソグラフィ法とＲＩＥによりコントロールゲート膜２１４、ゲート間絶縁膜２１３、およびフローティングゲート膜パターン２０９をワード線形状に加工して、スタックゲート構造を形成し、半導体基板２０１のスタックゲート構造間に不純物イオンを注入してソース・ドレインを形成することでメモリセルを得る。
（第２の実施の形態の効果）
この第２の実施の形態によれば、スタックゲート構造を有する半導体装置の製造工程において、フローティングゲート膜パターン２０９にサイドエッチを入れることなく、素子分離領域２１２を形成するための半導体基板２０１のエッチング加工を行うことができる。これにより、所望の形状のフローティングゲートを得て、半導体装置の信頼性の低下を抑えることができる。
なお、本実施の形態においては、一例として、Ｏ２を含むガスのプラズマ放電により側壁保護膜２１０を形成する場合について説明したが、Ｏ２およびＮ２を含むガスのプラズマ放電により側壁保護膜を形成してもよく、このときＯ２の流量をガス全体の流量の合計の１０％よりも大きくすることが好ましい。
〔第３の実施の形態〕
本実施の形態においては、半導体層と金属層の２層構造を有するゲート電極を形成する。
（半導体装置の製造）
図３Ａ（ａ）〜（ｃ）、図３Ｂ（ｄ）〜（ｆ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
本実施の形態においては、一例として、各部材の加工をＩＣＰ（誘導結合プラズマ）型のエッチング装置を用いるＲＩＥにより行う。また、ゲート電極をパターン形成するためのエッチングマスクとして、ＳｉＮ膜、反射防止膜、レジスト膜の３層の膜を用いる。
まず、図３Ａ（ａ）に示すように、単結晶Ｓｉ等からなる半導体基板３０１上に、厚さ３ｎｍのＨｆＯ膜等からなるゲート絶縁膜３０２、厚さ３０ｎｍのＴｉＮ膜等からなる金属膜３０３、厚さ７０ｎｍの多結晶Ｓｉ等からなる半導体膜３０４、厚さ５０ｎｍのＳｉＮ膜３０５、厚さ８０ｎｍの反射防止膜３０６を形成する。ここで、金属膜３０３は、ＰＶＤ（Physical Vapor Deposition）法により形成され、半導体膜３０４は、ＣＶＤ法により形成される。さらに、ＡｒＦエキシマレーザ光を用いた投影露光法を利用したフォトリソグラフィ技術により、反射防止膜３０６上にレジスト膜３０７をパターン形成する。
次に、図３Ａ（ｂ）に示すように、パターニングしたレジスト膜３０７をマスクとして、反射防止膜３０６、ＳｉＮ膜３０５にエッチングを施し、パターンを転写する。
反射防止膜３０６のエッチング条件は、圧力が１０ｍＴ、ガスの種類および流量がＣＦ４／Ｏ２＝５０／５０ｓｃｃｍ、装置の上部電極に印加するソースパワーが３５０Ｗ、下部電極に印加するバイアスパワーが３０Ｖである。
また、ＳｉＮ膜３０５のエッチング条件は、圧力が２０ｍＴ、ガスの種類および流量がＣＨ３Ｆ／Ｏ２／Ｈｅ＝８０／３０／１００ｓｃｃｍ、装置の上部電極に印加するソースパワーが４００Ｗ、下部電極に印加するバイアスパワーが４００Ｖである。
次に、図３Ａ（ｃ）に示すように、パターニングされたレジスト膜３０７、反射防止膜３０６、ＳｉＮ膜３０５をマスクとして、半導体膜３０４にエッチングを施し、半導体層３０８ａに加工する。その後、さらに、オーバーエッチングを行い、金属膜３０３等の上に残った半導体膜３０４の残渣を除去する。
半導体膜３０４を加工するためのエッチング条件は、圧力が６ｍＴ、ガスの種類および流量がＨＢｒ／Ｏ２＝３００／５ｓｃｃｍ、装置の上部電極に印加するソースパワーが６００Ｗ、下部電極に印加するバイアスパワーが２００Ｖであり、半導体膜３０４の残渣を除去するためのエッチング条件は、圧力が９０ｍＴ、ガスの種類および流量がＨＢｒ／Ｏ２＝１５０／４ｓｃｃｍ、装置の上部電極に印加するソースパワーが８００Ｗ、下部電極に印加するバイアスパワーが３００Ｖである。なお、半導体膜３０４の残渣を除去するためのオーバーエッチングは、半導体膜３０４を４０ｎｍエッチングする設定で行う。
次に、図３Ｂ（ｄ）に示すように、圧力が８０ｍＴ、ガスの種類および流量がＯ２＝１００ｓｃｃｍ、装置の上部電極に印加するソースパワーが１２００Ｗ、下部電極に印加するバイアスパワーが１５０Ｖ、放電時間３０ｓｅｃという条件で放電を行い、半導体層３０８ａの側面を酸化することにより側壁保護膜３０９を形成する。例えば、半導体層３０８ａが多結晶Ｓｉからなる場合は、半導体層３０８ａの側面の側壁保護膜３０９は、ＳｉＯ２を主成分とする膜である。ここで、側壁保護膜３０９はＳｉＮ膜３０５の側面および上面、金属膜３０３の上面に形成されてもよい。なお、レジスト膜３０７および反射防止膜３０６は、この工程中に除去される。
次に、図３Ｂ（ｅ）に示すように、金属膜３０３の上面の側壁保護膜３０９および自然酸化膜を除去した後、金属膜３０３をエッチングして金属層３０８ｂに加工する。さらに、オーバーエッチングを行い、ゲート絶縁膜３０２等の上面に残った金属膜３０３の残渣を除去する。ここで、金属層３０８ｂは、上層の半導体層３０８ａとともに、ゲート電極３０８を構成する。
金属膜３０３の上面の側壁保護膜３０９、自然酸化膜を除去するためのエッチング条件は、圧力が４ｍＴ、ガスの種類および流量がＣｌ２＝１００ｓｃｃｍ、装置の上部電極に印加するソースパワーが５００Ｗ、下部電極に印加するバイアスパワーが１００Ｖ、放電時間が６ｓｅｃであり、金属膜３０３を加工するためのエッチング条件は、圧力が６ｍＴ、ガスの種類および流量がＨＢｒ／Ｃｌ２／Ｏ２＝１２０／５０／１．２ｓｃｃｍ、装置の上部電極に印加するソースパワーが５７５Ｗ、下部電極に印加するバイアスパワーが７０Ｖであり、金属膜３０３の残渣を除去するためのエッチング条件は、圧力が５５ｍＴ、ガスの種類および流量がＨＢｒ／Ｃｌ２／Ｏ２＝１２０／３５／１．２ｓｃｃｍ、装置の上部電極に印加するソースパワーが５７５Ｗ、下部電極に印加するバイアスパワーが７０Ｖ、放電時間が３０ｓｅｃである。
このとき、半導体層３０８ａの側面は側壁保護膜３０９により覆われているため、半導体層３０８ａにはエッチングが及ばない。半導体層３０８ａの側面に側壁保護膜３０９を形成しない場合は、金属膜３０３を加工、および金属膜３０３の残渣を除去するために、上記のように、Ｃｌを多く含んだガスを用いるため、半導体層３０８ａにサイドエッチが入ってしまうおそれがある。
次に、図３Ｂ（ｆ）に示すように、希フッ酸を用いたウェットエッチングにより側壁保護膜３０９を除去し、ゲート電極３０８等をマスクとしてゲート絶縁膜３０２をエッチング加工する。
その後、図示しないが、第１の実施の形態と同様に、オフセットスペーサ、ゲート側壁、エクステンション領域を含むソース・ドレイン領域等を形成する。
（第３の実施の形態の効果）
この第３の実施の形態によれば、半導体層３０８ａと金属層３０８ｂからなる２層構造を有するゲート電極３０８の製造工程において、半導体層３０８ａにサイドエッチを入れることなく、金属層３０８ｂを形成するための金属膜３０３のエッチング加工を行うことができる。これにより、所望の形状のゲート電極３０８を得て、半導体装置の信頼性の低下を抑えることができる。
なお、本実施の形態においては、一例として、Ｏ２を含むガスのプラズマ放電により側壁保護膜３０９を形成する場合について説明したが、Ｏ２およびＮ２を含むガスのプラズマ放電により側壁保護膜を形成してもよく、このときＯ２の流量をガス全体の流量の合計の１０％よりも大きくすることが好ましい。
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、上記各実施の形態においては、ＲＩＥ装置として、ＩＣＰ型のエッチング装置を用いたが、実際にはこれに限られず、例えば、平行平板型のエッチング装置を用いてもよい
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 （ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 （ｇ）〜（ｉ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 （ｊ）〜（ｌ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 （ｍ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。 （ｄ）〜（ｆ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。 （ｇ）〜（ｉ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。 （ｊ）〜（ｌ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。 （ｄ）〜（ｆ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
符号の説明
１０１、２０１、３０１ 半導体基板
１０２ 素子分離領域
１０３、２０２、３０２ ゲート絶縁膜
１０４、２０３ ゲート材料膜
１０４ａ 残渣
１０９、３０８ ゲート電極
１１０ イオン
１１１ 中性ラジカル
１１２、２１０、３０９ 側壁保護膜
２０９ フローティングゲート膜パターン
３０３ 金属膜
３０４ 半導体膜
３０８ａ 半導体層
３０８ｂ 金属層

Claims (5)

  1. 半導体基板上に形成された半導体膜を加工してゲート電極を形成する工程と、
    ＨＢｒ、Ｃｌ２、ＣＦ４、ＳＦ６若しくはＮＦ３のうち少なくとも１つおよびＯ２を含み、Ｏ２の流量が全体の流量の合計の８０％よりも大きいガス、または、ＨＢｒ、Ｃｌ２、ＣＦ４、ＳＦ６若しくはＮＦ３のうち少なくとも１つ、Ｏ２およびＮ２を含み、Ｏ２およびＮ２の流量の合計が全体の合計の８０％よりも大きいガスのプラズマ放電により、前記ゲート電極の側面に保護膜を形成する工程と、
    前記保護膜を形成した後、前記半導体基板上の前記半導体膜の残渣を除去する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記保護膜の形成および前記半導体膜の残渣の除去を同一チャンバー内で行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記半導体基板に形成された素子分離領域の側面近傍の前記半導体膜の残渣を除去することを特徴とする請求項１または２のいずれかに記載の半導体装置の製造方法。
  4. 半導体基板上に絶縁膜を介してゲート材料としての半導体膜を積層する工程と、
    前記半導体膜を加工して所定のパターンを形成する工程と、
    Ｏ２を含むガス、またはＯ２およびＮ２を含むガスのプラズマ放電により、前記所定のパターンの側面に保護膜を形成する工程と、
    前記保護膜を形成した後、前記絶縁膜の露出部分を除去し、前記半導体基板の前記絶縁膜の除去された部分の直下の領域に溝を形成する工程と、
    前記溝に絶縁材料を埋め込み、素子分離領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  5. 半導体基板上に絶縁膜を介して金属膜および半導体膜を積層する工程と、
    前記半導体膜を加工してゲート電極の半導体層を形成する工程と、
    Ｏ２を含むガス、またはＯ２およびＮ２を含むガスのプラズマ放電により、前記ゲート電極の前記半導体層の側面に保護膜を形成する工程と、
    前記保護膜を形成した後、前記金属膜を加工して前記ゲート電極の金属層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
JP2007269432A 2007-10-16 2007-10-16 半導体装置の製造方法 Withdrawn JP2009099742A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2007269432A JP2009099742A (ja) 2007-10-16 2007-10-16 半導体装置の製造方法
TW097139113A TW200939320A (en) 2007-10-16 2008-10-09 Method of fabricating semiconductor device
US12/252,137 US20090098705A1 (en) 2007-10-16 2008-10-15 Method of fabricating semiconductor device
US12/956,180 US20110070727A1 (en) 2007-10-16 2010-11-30 Method of Fabricating Semiconductor Device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007269432A JP2009099742A (ja) 2007-10-16 2007-10-16 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2009099742A true JP2009099742A (ja) 2009-05-07

Family

ID=40534648

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007269432A Withdrawn JP2009099742A (ja) 2007-10-16 2007-10-16 半導体装置の製造方法

Country Status (3)

Country Link
US (2) US20090098705A1 (ja)
JP (1) JP2009099742A (ja)
TW (1) TW200939320A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011049249A (ja) * 2009-08-25 2011-03-10 Canon Inc 半導体装置の製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008181957A (ja) * 2007-01-23 2008-08-07 Toshiba Corp 半導体装置の製造方法
JP2015041724A (ja) * 2013-08-23 2015-03-02 東京エレクトロン株式会社 半導体デバイスを製造する方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5665203A (en) * 1995-04-28 1997-09-09 International Business Machines Corporation Silicon etching method
JP2002134634A (ja) * 2000-10-25 2002-05-10 Nec Corp 半導体装置及びその製造方法
JP4497290B2 (ja) * 2004-04-14 2010-07-07 富士通株式会社 半導体装置とその製造方法
JP2006086295A (ja) * 2004-09-15 2006-03-30 Toshiba Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011049249A (ja) * 2009-08-25 2011-03-10 Canon Inc 半導体装置の製造方法

Also Published As

Publication number Publication date
TW200939320A (en) 2009-09-16
US20110070727A1 (en) 2011-03-24
US20090098705A1 (en) 2009-04-16

Similar Documents

Publication Publication Date Title
TWI283042B (en) Method for fabricating transistor of semiconductor device
US20070037101A1 (en) Manufacture method for micro structure
KR100955265B1 (ko) 반도체 소자의 미세패턴 형성방법
KR100607326B1 (ko) 반도체 소자의 제조방법
KR20070057844A (ko) 금속층을 갖는 반도체 디바이스를 형성하는 방법
JP2006013506A (ja) シリコンゲルマニウム犠牲層を用いた半導体素子の微細パターンの形成方法及びそのパターンの形成方法を用いた自己整列コンタクトの形成方法
KR100954107B1 (ko) 반도체 소자의 제조방법
JP2007081383A (ja) 微細構造の製造方法
JP5137415B2 (ja) 半導体素子のリセスチャネル形成方法
JP2009164553A (ja) フラッシュメモリ素子及びその製造方法
KR20090097429A (ko) 반도체 메모리 소자의 제조 방법
JP5226863B2 (ja) ２重ハードマスク層を使用したｃｍｏｓイメージセンサの製造方法
US6849530B2 (en) Method for semiconductor gate line dimension reduction
JP2009099742A (ja) 半導体装置の製造方法
US6828187B1 (en) Method for uniform reactive ion etching of dual pre-doped polysilicon regions
KR100567879B1 (ko) 살리사이드를 갖는 반도체 소자 제조 방법
JP2005136097A (ja) 半導体装置の製造方法
US20060094235A1 (en) Method for fabricating gate electrode in semiconductor device
JP2008135765A (ja) 半導体装置
US20050020019A1 (en) Method for semiconductor gate line dimension reduction
CN107799409B (zh) 半导体结构的形成方法
KR20110060723A (ko) 반도체 장치의 패턴 형성 방법
KR20110076661A (ko) 반도체 소자의 미세패턴 형성방법
KR100861312B1 (ko) 반도체 소자의 제조방법
KR100824632B1 (ko) 90ｎｍ 디자인 룰에 따른 반도체 소자 형성방법

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100924

A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20110104