JP5137415B2 - 半導体素子のリセスチャネル形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 62
- 239000004065 semiconductor Substances 0.000 title claims description 60
- 238000005530 etching Methods 0.000 claims description 132
- 125000006850 spacer group Chemical group 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 30
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 10
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 claims description 8
- 229960000909 sulfur hexafluoride Drugs 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 238000011065 in-situ storage Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims 1
- 239000007789 gas Substances 0.000 description 71
- 238000010586 diagram Methods 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 8
- 238000005259 measurement Methods 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 238000012805 post-processing Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- H10B12/01—Manufacture or treatment
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- H10B12/05—Making the transistor
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- Microelectronics & Electronic Packaging (AREA)
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- Plasma & Fusion (AREA)
- Chemical Kinetics & Catalysis (AREA)
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- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
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Description
22 素子分離膜
23 第1のハードマスク層
24 第2のハードマスク層
25 リセスゲートマスク層
26 ネックパターン部(第1のリセスパターン部)
27A スペーサ
28 ボールパターン部(第2のリセスパターン部)
200 リセスチャネル
Claims (26)
- 半導体基板上にハードマスクパターンを形成するステップと、
前記ハードマスクパターンを利用してエッチングを行うことにより、前記半導体基板に第1のリセスを形成するステップと、
前記第1のリセスの内面を含む全面に、絶縁膜を形成するステップと、
該絶縁膜をエッチングすることにより、前記第1のリセスの側壁及び前記ハードマスクパターンにおける前記第1のリセスの上方の側壁にスペーサを形成するステップと、
前記第1のリセスの下部に位置する前記半導体基板を、フッ化硫黄系混合ガスを用いてエッチングすることにより、ボール状の第2のリセスを形成するステップと、
前記ハードマスクパターン及び前記スペーサを除去するステップとを含み、
前記第2のリセスを形成するステップの後、さらに、エッチングの後処理として、等方性エッチングを行うことを特徴とする半導体素子のリセスチャネル形成方法。 - 前記フッ化硫黄系混合ガスが、
SF6ガス、Cl2ガス、HBrガス及びO2ガスを含むことを特徴とする請求項1に記載の半導体素子のリセスチャネル形成方法。 - 前記フッ化硫黄系混合ガスに含まれる前記Cl2ガスと前記HBrガスとの混合比率を、3:1に調整することを特徴とする請求項2に記載の半導体素子のリセスチャネル形成方法。
- 前記フッ化硫黄系混合ガスに含まれる前記SF6ガス及び前記O2ガスの流量を、
それぞれ3sccm〜20sccm、1sccm〜20sccmの範囲とすることを特徴とする請求項2に記載の半導体素子のリセスチャネル形成方法。 - 前記第2のリセスを形成するステップを、
圧力2.67Pa〜6.67Pa(20mTorr〜50mTorr)、チャンバ内温度30℃〜70℃、トップパワーのみを印加する条件で、前記絶縁膜のエッチングに利用した装置のチャンバ内において、インシチューで実施することを特徴とする請求項2に記載の半導体素子のリセスチャネル形成方法。 - 前記トップパワーを、100W〜400Wの範囲とすることを特徴とする請求項5に記載の半導体素子のリセスチャネル形成方法。
- 前記等方性エッチングを、
CF4/O2/NF3/He/Ar混合ガスを用いて実施することを特徴とする請求項1に記載の半導体素子のリセスチャネル形成方法。 - 前記等方性エッチングにより、前記半導体基板を50Å〜100Å厚さだけ除去することを特徴とする請求項7に記載の半導体素子のリセスチャネル形成方法。
- 前記絶縁膜を、
700℃〜1000℃の範囲の温度で形成することを特徴とする請求項1に記載の半導体素子のリセスチャネル形成方法。 - 前記絶縁膜が、
加熱炉法又はCVD法で形成した酸化膜であることを特徴とする請求項9に記載の半導体素子のリセスチャネル形成方法。 - 前記絶縁膜のステップカバレッジを、70%〜100%の範囲に調整することを特徴とする請求項9又は10に記載の半導体素子のリセスチャネル形成方法。
- 前記第1のリセスを形成するステップにおけるエッチングを、
Cl2ガス、HBrガス及びSF6ガスからなる群の中から選択される少なくとも1つのガス、又は前記少なくとも1つのガスに、さらにO2ガス含む混合ガスを用いて実施することを特徴とする請求項1に記載の半導体素子のリセスチャネル形成方法。 - 前記第1のリセスの深さを、前記第2のリセス部の深さに対し、2倍の深さに形成することを特徴とする請求項12に記載の半導体素子のリセスチャネル形成方法。
- 前記ハードマスクパターンが、酸化膜及び非晶質カーボン層の積層構造であることを特徴とする請求項1に記載の半導体素子のリセスチャネル形成方法。
- 前記第1のリセスを、前記半導体基板の面に対して垂直に形成することを特徴とする請求項1に記載の半導体素子のリセスチャネル形成方法。
- 半導体基板上に非晶質カーボン層からなるハードマスクパターンを形成するステップと、
該ハードマスクパターンを用いて、前記半導体基板をエッチングすることにより、ネックパターン部を形成するステップと、
前記ネックパターン部の内面を含む全面に、酸化膜を形成するステップと、
該酸化膜をエッチングすることにより、前記ネックパターン部の側壁及び前記ハードマスクパターンにおける前記ネックパターン部上方の側壁に、スペーサを形成するステップと、
前記ネックパターン部の下部に位置する前記半導体基板を、Cl2ガス、HBrガス、SF6ガス及びO2ガスを含む混合ガスを用いてエッチングすることにより、ボールパターン部を形成するステップと、
前記ハードマスクパターン及び前記スペーサを除去するステップとを含み、
前記ボールパターン部を形成するステップの後、さらに、エッチングの後処理として、等方性エッチングを行うことを特徴とする半導体素子のリセスチャネル形成方法。 - 前記ボールパターン部を形成するステップで用いる前記混合ガスに含まれる前記Cl2ガスと前記HBrガスとの混合比率を、3:1に調整することを特徴とする請求項16に記載の半導体素子のリセスチャネル形成方法。
- 前記混合ガスに含まれる前記SF6ガス及び前記O2ガスの流量を、それぞれ3sccm〜20sccm、1sccm〜20sccmの範囲とすることを特徴とする請求項17に記載の半導体素子のリセスチャネル方法。
- 前記ボールパターン部を形成するステップを、
圧力2.67Pa〜6.67Pa(20mTorr〜50mTorr)、チャンバ内温度30℃〜70℃、トップパワーのみを印加する条件で、前記酸化膜のエッチングに利用した装置のチャンバ内において、インシチューで実施することを特徴とする請求項16〜18のいずれかの項に記載の半導体素子のリセスチャネル形成方法。 - 前記トップパワーを、100W〜400Wの範囲とすることを特とする請求項19に記載の半導体素子のリセスチャネル方法。
- 前記等方性エッチングを、
CF4/O2/NF3/He/Arの混合ガスを用いて実施することを特徴とする請求項16に記載の半導体素子のリセスチャネル形成方法。 - 前記等方性エッチングにより、前記半導体基板を50Å〜100Åの厚さだけ除去することを特徴とする請求項21に記載の半導体素子のリセスチャネル形成方法。
- 前記酸化膜を、
700℃〜1000℃の範囲の温度で形成することを特徴とする請求項16に記載の半導体素子のリセスチャネル形成方法。 - 前記酸化膜のステップカバレッジを、70%〜100%の範囲に調整することを特徴とする請求項23に記載の半導体素子のリセスチャネル形成方法。
- 前記ネックパターン部を形成するステップにおけるエッチングを、
Cl2ガス、HBrガス及びSF6ガスからなる群の中から選択される少なくとも1つのガス、又は前記少なくとも1つのガスに、さらにO2ガスを含む混合ガスを用いて実施することを特徴とする請求項19に記載の半導体素子のリセスチャネル形成方法。 - 前記ネックパターン部の深さを、前記ボールパターン部の深さに対して2倍深さに形成することを特徴とする請求項25に記載の半導体素子のリセスチャネル形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2006-0038786 | 2006-04-28 | ||
KR1020060038786A KR100753083B1 (ko) | 2006-04-28 | 2006-04-28 | 반도체소자의 리세스채널 형성 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007300066A JP2007300066A (ja) | 2007-11-15 |
JP5137415B2 true JP5137415B2 (ja) | 2013-02-06 |
Family
ID=38615681
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007042053A Expired - Fee Related JP5137415B2 (ja) | 2006-04-28 | 2007-02-22 | 半導体素子のリセスチャネル形成方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7625813B2 (ja) |
JP (1) | JP5137415B2 (ja) |
KR (1) | KR100753083B1 (ja) |
CN (1) | CN100521106C (ja) |
TW (1) | TWI324368B (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007250855A (ja) * | 2006-03-16 | 2007-09-27 | Elpida Memory Inc | 半導体装置及びその製造方法 |
KR100869359B1 (ko) * | 2006-09-28 | 2008-11-19 | 주식회사 하이닉스반도체 | 반도체 소자의 리세스 게이트 제조 방법 |
US7858476B2 (en) * | 2006-10-30 | 2010-12-28 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with recess gate |
KR101070292B1 (ko) * | 2007-09-28 | 2011-10-06 | 주식회사 하이닉스반도체 | 반도체장치의 리세스게이트 제조 방법 |
JP5300681B2 (ja) * | 2009-09-30 | 2013-09-25 | 東京エレクトロン株式会社 | 太陽電池の製造方法 |
KR101599162B1 (ko) * | 2011-08-15 | 2016-03-02 | 킹 압둘라 유니버시티 오브 사이언스 앤드 테크놀로지 | 기계적 가요성 실리콘 기판 제조 방법 |
CN102386122B (zh) * | 2011-11-02 | 2017-06-09 | 上海华虹宏力半导体制造有限公司 | 采用硬掩膜形成隔离沟槽的方法 |
US20150011073A1 (en) * | 2013-07-02 | 2015-01-08 | Wei-Sheng Lei | Laser scribing and plasma etch for high die break strength and smooth sidewall |
US8932947B1 (en) * | 2013-07-23 | 2015-01-13 | Applied Materials, Inc. | Methods for forming a round bottom silicon trench recess for semiconductor applications |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100282452B1 (ko) * | 1999-03-18 | 2001-02-15 | 김영환 | 반도체 소자 및 그의 제조 방법 |
US6833079B1 (en) * | 2000-02-17 | 2004-12-21 | Applied Materials Inc. | Method of etching a shaped cavity |
JP4200626B2 (ja) * | 2000-02-28 | 2008-12-24 | 株式会社デンソー | 絶縁ゲート型パワー素子の製造方法 |
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JP4737953B2 (ja) * | 2004-07-14 | 2011-08-03 | 株式会社東芝 | 半導体装置の製造方法 |
US7413961B2 (en) * | 2006-05-17 | 2008-08-19 | Chartered Semiconductor Manufacturing Ltd. | Method of fabricating a transistor structure |
-
2006
- 2006-04-28 KR KR1020060038786A patent/KR100753083B1/ko not_active IP Right Cessation
- 2006-12-28 US US11/646,412 patent/US7625813B2/en not_active Expired - Fee Related
- 2006-12-28 TW TW095149387A patent/TWI324368B/zh not_active IP Right Cessation
-
2007
- 2007-02-22 JP JP2007042053A patent/JP5137415B2/ja not_active Expired - Fee Related
- 2007-03-14 CN CNB2007100873493A patent/CN100521106C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TWI324368B (en) | 2010-05-01 |
CN101064250A (zh) | 2007-10-31 |
TW200741889A (en) | 2007-11-01 |
CN100521106C (zh) | 2009-07-29 |
US20070254465A1 (en) | 2007-11-01 |
US7625813B2 (en) | 2009-12-01 |
KR100753083B1 (ko) | 2007-08-31 |
JP2007300066A (ja) | 2007-11-15 |
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