JP2008010724A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2008010724A JP2008010724A JP2006181308A JP2006181308A JP2008010724A JP 2008010724 A JP2008010724 A JP 2008010724A JP 2006181308 A JP2006181308 A JP 2006181308A JP 2006181308 A JP2006181308 A JP 2006181308A JP 2008010724 A JP2008010724 A JP 2008010724A
- Authority
- JP
- Japan
- Prior art keywords
- silicon oxide
- oxide film
- film
- silicon nitride
- nitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
Abstract
【課題】 ライナー窒化シリコン膜を有するSTI構造を均一に形成し、良好なトランジスタ特性を得る。
【解決手段】 第1酸化シリコン膜102と第1窒化シリコン膜103が順番に堆積した半導体基板101をエッチングして素子分離用のトレンチ105を形成し、トレンチ内壁を含む全面に第2酸化シリコン膜106を形成し、第2酸化シリコン膜を覆うように第2窒化シリコン膜107を形成し、第2窒化シリコン膜を等方的に覆うように第3酸化シリコン膜103を形成し、トレンチ内に第4酸化シリコン膜109を埋め込み、トレンチ内の第4酸化シリコン膜と第3酸化シリコン膜の一部をエッチング除去し、第2窒化シリコン膜の露出部分をエッチング除去し、トレンチ内を含む全面に第5酸化シリコン膜110を堆積し、第1窒化シリコン膜を研磨用ストッパ膜として第5酸化シリコン膜と第2酸化シリコン膜を除去し、第1窒化シリコン膜をエッチング除去する。
【選択図】 図2
【解決手段】 第1酸化シリコン膜102と第1窒化シリコン膜103が順番に堆積した半導体基板101をエッチングして素子分離用のトレンチ105を形成し、トレンチ内壁を含む全面に第2酸化シリコン膜106を形成し、第2酸化シリコン膜を覆うように第2窒化シリコン膜107を形成し、第2窒化シリコン膜を等方的に覆うように第3酸化シリコン膜103を形成し、トレンチ内に第4酸化シリコン膜109を埋め込み、トレンチ内の第4酸化シリコン膜と第3酸化シリコン膜の一部をエッチング除去し、第2窒化シリコン膜の露出部分をエッチング除去し、トレンチ内を含む全面に第5酸化シリコン膜110を堆積し、第1窒化シリコン膜を研磨用ストッパ膜として第5酸化シリコン膜と第2酸化シリコン膜を除去し、第1窒化シリコン膜をエッチング除去する。
【選択図】 図2
Description
本発明は、半導体装置の製造方法に関し、特に、STI(Shallow Trench Isolation)構造を有する半導体装置の製造方法に関する。
近年、半導体集積回路装置の高集積化に伴い、素子分離の方法としてトレンチ型素子分離方法(STI法)が広く用いられるようになっている。
このSTI法において、トレンチ内に埋め込んだ酸化シリコン膜の緻密化のために、熱処理を行うと、基板と素子分離膜である酸化シリコン膜の材質の差により、素子分離膜間の半導体素子形成領域のチャネル形成部に圧縮応力が及ぶようになる。
素子形成領域のチャネル形成部に圧縮応力が加わると、MOS界面に平行方向に圧縮応力が働くため、Si格子間の距離が歪み、MOS反転層電子のサブバンドにおける2種類のバレー構造の伝導帯端のエネルギの分裂に起因する電子の移動度の変化が生じ、MOS界面に平行方向の電子の移動度が低下する。これにより、N型MOSFETのドレイン電流が低下する問題が発生する。
素子の微細化に伴い素子形成領域が小さくなると、圧縮応力の影響は更に大きくなる。この圧縮応力の影響による問題を解決する1つの方法として、下記の特許文献1等に開示されているように、トレンチ内に薄い窒化シリコン膜、所謂ライナー窒化膜を形成することにより酸化シリコン膜の圧縮応力を緩和し、N型MOSFETのドレイン電流の低下を防止する方法が知られている。
以下、図6(a)〜(d)及び図7(a)〜(d)を参照して、酸化シリコン膜の圧縮応力を緩和する従来のSTI構造を有する半導体装置の製造方法について説明する。尚、図6及び図7の各図は、トレンチ型素子分離領域を形成する工程の処理手順を模式的に示す工程断面図である。
先ず、図6(a)に示すように、半導体基板201の表面上に第1酸化シリコン膜202と第1窒化シリコン膜203を順番に堆積し、更に、第1窒化シリコン膜203の上に、レジスト膜を塗布し、露光現像することにより素子分離レジストパターン204を形成する。素子分離レジストパターン204は、素子形成領域(活性領域)上に形成され、開口部が素子分離領域を画定する。
引き続き、図6(b)に示すように、レジストパターン204をマスクに第1酸化シリコン膜202、第1窒化シリコン膜203、及び、半導体基板201をエッチングして素子分離用のトレンチ205を形成する。
引き続き、図6(c)に示すように、全面に第2酸化シリコン膜206と第2窒化シリコン膜207を順番に薄く堆積する。
引き続き、図6(d)に示すように、素子分離用のトレンチ205内を完全に充填するように第3酸化シリコン膜208を形成し、第2窒化シリコン膜207を研磨ストッパ膜として用い、化学的機械研磨法(CMP法)により、第3酸化シリコン膜208の表面の凹凸を低減させる。
引き続き、図7(a)に示すように、エッチングにより第3酸化シリコン膜208の一部を除去し、上面が下方に後退した第3酸化シリコン膜208aを形成する。通常、当該エッチングには湿式エッチングを用いる。
引き続き、図7(b)に示すように、表面が露出した第2窒化シリコン膜207の露出部分をエッチングによって除去する。通常、乾式プラズマエッチングによって第2窒化シリコン膜207の露出部分は除去され、第3酸化シリコン膜208の上面が後退した深さまで最上端が後退した第2窒化シリコン膜207aが形成される。
引き続き、図7(c)に示すように、全面にCVD酸化膜を堆積して、トレンチ205内を充填するように第4酸化シリコン膜209を形成する。そして、CMP法により、素子形成領域の第1窒化シリコン膜203表面を露出させる。
引き続き、図7(d)に示すように、第1窒化シリコン膜203を加熱燐酸(H3PO4)を用いたウェットエッチングにより除去した後に、フッ酸により第1酸化シリコン膜202の除去を行い、トレンチ型素子分離領域(STI)を形成する。
以上の方法により、トレンチ205内に薄い窒化シリコン膜207aを所謂ライナー窒化シリコン膜として形成し、酸化シリコン膜208による圧縮応力を緩和し、隣接する素子形成領域に形成されるN型MOSFETのドレイン電流の低下を防止している。
斯かるライナー窒化シリコン膜を有するSTI構造においては、素子の微細化に伴いSTI領域が小さくなると、第2窒化シリコン膜207上に第3酸化シリコン膜208を形成する際に、素子分離用のトレンチ205を完全に充填することが重要となるため、HDP−CVD法(高密度プラズマ化学気相成長法)が広く用いられる。
しかしながら、このHDP−CVD法は、成膜とエッチングを同時に行うことで異方的な膜形成を成すものであるので、エッチングの効果により、下地となる第2窒化シリコン膜207の膜質を劣化させる。斯かる劣化現象は、エッチング時のイオン入射が集中するパターン端部207bの近傍で特に顕著となり、第2窒化シリコン膜207の膜質の均一性が損なわれる。
このため、上記従来方法では、後続のCMP工程において第2窒化シリコン膜207の研磨ストッパ性がパターン端部207b(図6(c)参照)の近傍で低下したり、更に後続の湿式エッチング工程において第2窒化シリコン膜207のエッチング耐性が低下したりして、この領域での第2窒化シリコン膜207の膜厚が他の領域に比して薄くなり、場合によってはこれらの工程で第2窒化シリコン膜207が部分的に消失し、下地の第2酸化シリコン膜206が露出するという問題が生ずる。
本願発明者らの検討によると、5%フッ酸を常温にて用いた場合、減圧CVD(LP−CVD)法により形成した第2窒化シリコン膜207のエッチング速度は、第3酸化シリコン膜208を形成する際のHDP−CVD法によるイオン入射集中の影響がない場合には、およそ毎分1.5nmである。
一方、上記従来方法で形成した場合、HDP−CVD法によるイオンの入射が集中するパターン端部207bの近傍の第2窒化シリコン膜207のエッチング速度は、およそ毎分8.7nmであり、イオン入射集中の影響がない場合に比して、相当大きなものとなる。また、同様のエッチング条件において、HDP−CVD法により形成した第3酸化シリコン膜208自体のエッチング速度はおよそ毎分52nmである。
即ち、第2窒化シリコン膜207のエッチング速度に対する第3酸化シリコン膜208のエッチング速度の比、所謂エッチング選択比は、HDP−CVD法によるイオン入射集中の影響がない場合には、約35であるのに対し、イオン入射集中の影響がある領域では、約6にまで低下する。
図7(a)に示す上記湿式エッチングにおいては、第3酸化シリコン膜208の表面が、少なくとも素子形成領域における第1酸化シリコン膜202の下界面よりも低い高さとなるようにエッチングを行う必要がある。即ち、素子形成領域における第1酸化シリコン膜202、第1窒化シリコン膜203、第2酸化シリコン膜206、及び、第2窒化シリコン膜207の合計膜厚に相当する膜厚分の第3酸化シリコン膜208を素子分離用のトレンチ205領域においてエッチング除去する必要がある。
通常、上記合計膜厚は100nm以上であることから、上記膜厚分の第3酸化シリコン膜208を素子分離用のトレンチ205領域において100nm以上エッチング除去している間、素子形成領域の第2窒化シリコン膜207の表面もエッチングされているため、イオン入射集中の影響がある領域では、少なくとも16nm以上の膜厚に相当する第2窒化シリコン膜207が除去される。このため、通常の第2窒化シリコン膜207の堆積膜厚である5〜15nmに対して、パターン端部207b近傍の第2窒化シリコン膜207は消失し、下地の第2酸化シリコン膜206が露出してしまう不具合が生じた。
当該部分的な膜厚の不均一性は、部分的な素子形成領域の高さの不均一を生じさせるため、結果としてMOSFETの特性を劣化させる原因となる。
また、第2窒化シリコン膜207の堆積膜厚が15nm以上と大きい場合においても、エッチング選択比の部分的に低下した領域の存在により、第2窒化シリコン膜207の露出した状態でエッチングが可能となる膜厚は小さくなるため、所望の膜厚の上面が下方に後退した第3酸化シリコン膜208aを得るのが難しくなる。
本発明は、上記問題点に鑑みてなされたものであり、その目的は、ライナー窒化シリコン膜を有するSTI構造を均一に形成し、良好なトランジスタ特性を得ることができる半導体装置の製造方法を提供する点にある。
上記目的を達成するための本発明に係る半導体装置の製造方法は、半導体基板上にトレンチ型素子分離領域を形成する工程を含む半導体装置の製造方法であって、前記トレンチ型素子分離領域を形成する工程が、前記半導体基板の表面に第1酸化シリコン膜と第1窒化シリコン膜を順番に形成する第1工程と、マスクを用いて、前記第1窒化シリコン膜、前記第1酸化シリコン膜、及び、前記半導体基板をエッチングして素子分離用のトレンチを形成する第2工程と、前記素子分離用トレンチ内に露出した半導体基板表面と、前記第1窒化シリコン膜を覆うように第2酸化シリコン膜を形成する第3工程と、前記第2酸化シリコン膜を覆うように第2窒化シリコン膜を形成する第4工程と、前記第2窒化シリコン膜を等方的に覆うように第3酸化シリコン膜を形成する第5工程と、前記トレンチ内を埋め込むように第4酸化シリコン膜をプラズマCVD法により堆積する第6工程と、前記トレンチ内の前記第4酸化シリコン膜と前記第3酸化シリコン膜をエッチングして少なくとも前記半導体基板の当初表面より上側部分を除去する第7工程と、前記第2窒化シリコン膜の露出部分をエッチングして除去する第8工程と、前記トレンチ内を埋め込むように第5酸化シリコン膜を堆積する第9工程と、前記第1窒化シリコン膜を研磨用ストッパ膜として前記第5酸化シリコン膜と前記第2酸化シリコン膜の少なくとも前記第1窒化シリコン膜の最上面より上側部分を除去する第10工程と、前記第1窒化シリコン膜をエッチングして除去する第11工程と、を順番に有することを第1の特徴とする。
更に、本発明に係る半導体装置の製造方法は、上記第1の特徴に加え、前記第7工程において、前記トレンチ内の前記第4酸化シリコン膜と前記第3酸化シリコン膜をエッチングして少なくとも前記半導体基板の当初表面より上側部分を除去する前に、前記第2窒化シリコン膜が露出しない程度に、前記第4酸化シリコン膜を化学的機械研磨により予め平坦化することを第2の特徴とする。
更に、本発明に係る半導体装置の製造方法は、上記第1または第2の特徴に加え、前記第5工程において、常圧CVD(AP−CVD)法、減圧CVD(LP−CVD)法、及び、原子層堆積法(Atomic Layer Deposition:ALD法)の内の何れか1つの成膜法を用いて前記第3酸化シリコン膜を形成することを第3の特徴とする。
更に、本発明に係る半導体装置の製造方法は、上記第1または第2の特徴に加え、前記第5工程において、前記第2窒化シリコン膜を熱酸化、オゾン酸化、または、プラズマ酸化することにより、前記第3酸化シリコン膜を形成することを第4の特徴とする。
更に、本発明に係る半導体装置の製造方法は、上記何れかの特徴に加え、前記第5工程において形成される前記第3酸化シリコン膜の膜厚が、5nm〜100nmの範囲内であることを第5の特徴とする。
更に、本発明に係る半導体装置の製造方法は、上記何れかの特徴に加え、前記第4工程において形成される前記第2窒化シリコン膜の膜厚が、前記トレンチの側壁において、5nm〜100nmの範囲内であることを第6の特徴とする。
更に、本発明に係る半導体装置の製造方法は、上記何れかの特徴に加え、前記第4工程において形成される前記第2窒化シリコン膜が、500MPa〜1500MPaの引っ張り応力を有することを第7の特徴とする。
更に、本発明に係る半導体装置の製造方法は、上記何れかの特徴に加え、前記第8工程後における前記第2窒化シリコン膜の最上端位置が、前記半導体基板の当初表面より10nm〜150nm下側にあることを第8の特徴とする。
更に、本発明に係る半導体装置の製造方法は、上記何れかの特徴に加え、前記第2工程において形成される前記トレンチの最小幅が1μm以下であることを第9の特徴とする。
上記各特徴の半導体装置の製造方法によれば、第5工程においてライナー窒化シリコン膜となる第2窒化シリコン膜を等方的に覆うように第3酸化シリコン膜を形成したことにより、第6工程での第4酸化シリコン膜形成時の第2窒化シリコン膜に対するイオン入射集中の影響を防止できるため、部分的な素子形成領域の高さの不均一を生じることなく、ライナー窒化シリコン膜を有するSTI構造を形成可能となり、良好なトランジスタ特性の半導体装置を作製することができる。
以下、本発明に係る半導体装置の製造方法(以下、適宜「本発明方法」と略称する)の実施形態を図面に基づいて説明する。
〈第1実施形態〉
以下、図1(a)〜(d)及び図2(a)〜(d)を参照して、本発明方法の第1実施形態におけるトレンチ型素子分離領域を形成する工程について説明する。図1及び図2の各図は、本発明方法の第1実施形態におけるトレンチ型素子分離領域を形成する工程の処理手順を模式的に示す工程断面図である。
以下、図1(a)〜(d)及び図2(a)〜(d)を参照して、本発明方法の第1実施形態におけるトレンチ型素子分離領域を形成する工程について説明する。図1及び図2の各図は、本発明方法の第1実施形態におけるトレンチ型素子分離領域を形成する工程の処理手順を模式的に示す工程断面図である。
先ず、図1(a)に示すように、半導体基板101の表面上に、例えば2nm〜20nm、より好ましくは約10nmの膜厚の第1酸化シリコン膜102を熱酸化法により形成し、引き続いて、第1酸化シリコン膜102の上に、50〜200nmの膜厚の第1窒化シリコン膜103を減圧CVD(LP−CVD)法により形成する(第1工程)。LP−CVD法においては、例えばソースガスとしてSiH2Cl2とNH3を用い、温度750℃にて膜厚100nmの第1窒化シリコン膜103を成膜する。
次に、図1(a)に示すように、第1窒化シリコン膜103 の上に、フォトリソグラフィー法により素子分離用のレジストパターン104を形成する。素子分離用のレジストパターン104は、素子形成領域(活性領域)上に形成され、開口部が素子分離領域(STI領域)を画定する。
続いて、図1(b)に示すように、素子分離用のレジストパターン104をエッチングマスクとし、第1窒化シリコン膜103、第1酸化シリコン膜102、及び、半導体基板101をドライエッチング法にてエッチングし、深さ100nm〜500nm、より好ましくは300nmの素子分離用のトレンチ105を形成する(第2工程)。第1窒化シリコン膜103と第1酸化シリコン膜102のエッチングは、例えば、CF4、CHF3、Ar、O2の混合ガスをエッチングガスとして用いる。半導体基板101のエッチングは、例えばCl2、HBr、O2の混合ガスをエッチングガスとして用い、例えば深さ300nmの素子分離トレンチ部105を形成する。その後、素子分離用のレジストパターン104を除去する。
尚、上記第2工程において、第1窒化シリコン膜103と第1酸化シリコン膜102をエッチングした後に、素子分離用のレジストパターン104を除去し、素子分離領域が開口するようにパターニングされた第1窒化シリコン膜103と第1酸化シリコン膜102をマスクに用いて半導体基板101をエッチングする、所謂ハードマスク法により素子分離用のトレンチ105を形成してもよい。
次に、図1(c)に示すように、素子分離用のトレンチ105内に露出した半導体基板101の表面と、第1窒化シリコン膜103を覆うように、第2酸化シリコン膜106を、1nm〜20nmの膜厚にて形成する(第3工程)。例えば、CVD法(化学気相成長法)により、膜厚10nmの第2酸化シリコン膜106を形成する。
続いて、図1(c)に示すように、第2酸化シリコン膜106を覆うように、ライナー窒化シリコン膜となる第2窒化シリコン膜107を膜厚5nm〜100nmで形成する(第4工程)。例えば、LP−CVD法により、ソースガスとしてSiH2Cl2とNH3を用い、温度750℃にて膜厚8nmの第2窒化シリコン膜107を形成する。ここで、第2窒化シリコン膜107は、500MPa〜1500MPaの膜応力(引っ張り応力)を有する。
次に、図1(d)に示すように、第2窒化シリコン膜107を等方的に覆うように、第3酸化シリコン膜108を膜厚5nm〜100nm形成する(第5工程)。一例として、常圧CVD(AP−CVD)法を用いて、第3酸化シリコン膜108を等方的に形成することができる。例えば、ソースガスとしてSiH4を20〜30sccm、O2を2〜3slmとして、温度300℃〜500℃にて常圧CVD(AP−CVD)法にて第3酸化シリコン膜108を等方的に10nmの膜厚で堆積することにより、下地となる第2窒化シリコン膜107の膜質を部分的に劣化させることなく、第5工程を実施することが可能である。
続いて、図1(d)に示すように、第4酸化シリコン膜109を、少なくともトレンチ105内が埋め込まれるような膜厚でプラズマCVD法により形成する(第6工程)。例えば、HDP−CVD法により、ソースガスとしてSiH4、O2、Heを夫々30〜180sccm、80〜500sccm、0〜500sccmにて、成膜するための低周波プラズマとして200〜600Hz、1000〜5000Wを用い、エッチングのための高周波プラズマとして5〜30MHz、500〜3000Wを用いて、第4酸化シリコン膜109を550nmの膜厚に堆積する。ここで、第4酸化シリコン膜109は、100MPa〜500MPaの膜応力(圧縮応力)を有する。
次に、図2(a)に示すように、第4酸化シリコン膜109及び第3酸化シリコン膜108をエッチングし、トレンチ105内の少なくとも半導体基板101の当初表面(トレンチ105の内壁面を除く素子形成領域の表面)より下側部分を残し、その上側部分を除去して、トレンチ105内以外の領域の第2窒化シリコン膜107を露出させ、上面が下方に後退した第4酸化シリコン膜109aと第3酸化シリコン膜108aを形成する(第7工程)。
例えば、5%フッ酸を用いたウェットエッチングにより上記第7工程を実施し、上面が下方に後退した第4酸化シリコン膜109aと第3酸化シリコン膜108aの合計膜厚がトレンチ105内の10%以上の高さ、且つ、第4酸化シリコン膜109aの表面が素子形成領域の半導体基板101の表面よりも低い高さとなるようにエッチング量を調整する。即ち、素子形成領域における第1酸化シリコン膜102、第1窒化シリコン膜103、第2酸化シリコン膜106、及び、第2窒化シリコン膜107の合計膜厚に相当する膜厚約130nmの第3酸化シリコン膜108を、素子分離用のトレンチ105の領域において少なくともエッチング除去する必要がある。
続いて、図2(b)に示すように、第2窒化シリコン膜107の表面が露出した部分をエッチングによって除去し、第3酸化シリコン膜108が除去された深さまで最上端が後退した第2窒化シリコン膜107aを形成する(第8工程)。例えば、加熱リン酸(H3PO4)を用いたウェットエッチングにより、第2窒化シリコン膜107の露出部分を除去する。
次に、図2(c)に示すように、トレンチ105内を埋め込むように第5酸化シリコン膜110を形成する(第9工程)。例えば、HDP−CVD法により、ソースガスとしてSiH4、O2、Heを夫々30〜180sccm、80〜500sccm、0〜500sccmにて、成膜するための低周波プラズマとして200〜600Hz、1000〜5000Wを用い、エッチングのための高周波プラズマとして5〜30MHz、500〜3000Wを用いて、第5酸化シリコン膜109を200nmの膜厚に堆積する。ここで、第5酸化シリコン膜109は、100MPa〜500MPaの膜応力(圧縮応力)を有する。
続いて、第1窒化シリコン膜103を研磨ストッパ膜として第5酸化シリコン膜110と第2酸化シリコン膜106の少なくとも第1窒化シリコン膜103の最上面より上側部分の不要部をCMP法にて除去する(第10工程)。例えば、酸化セリウムを砥粒として含む研磨剤を用い、ウェハ押し付け圧27kPa、ウェハ回転数90rpm、研磨布回転数100rpmにて研磨を行う。
最後に、図2(d)に示すように、第1窒化シリコン膜103と第1酸化シリコン膜102をウェットエッチングにより除去し、トレンチ型素子分離領域(STI)を形成する(第11工程)。例えば、第1窒化シリコン膜103を加熱燐酸(H3PO4)により除去した後に、5%フッ酸により第1酸化シリコン膜102の除去を行う。
以上詳細に説明した本発明方法により、ライナー窒化シリコン膜107aを有するSTI構造を均一に形成することができる。
さて、本願発明者らの検討によると、上記第7工程において、5%フッ酸を常温で用いた場合、LP−CVD法により形成した第2窒化シリコン膜107のエッチング速度は、およそ毎分1.5nmである。同様のエッチング条件において、HDP−CVD法により形成した第3酸化シリコン膜108自体のエッチング速度はおよそ毎分52nmであり、所謂エッチング選択比は35であるから、第2窒化シリコン膜107が露出した後、上述した膜厚130nmの第3酸化シリコン膜108を、素子分離用のトレンチ105の領域においてエッチング除去した場合でも、第2窒化シリコン膜107の表面の露出した部分が3.8nm以上エッチングされることはない。
従って、製造プロセスのばらつき等を考慮して、トレンチ105の領域において、上記第4工程において第2窒化シリコン膜107を5nm以上堆積しておけば、上記第7工程において、通常用いられるエッチング条件にて第2窒化シリコン膜107が消失することを防ぐことが可能となり、より望ましい。
また、上記第6工程のHDP−CVD法によるイオン入射の集中の影響を受ける領域は、プラズマの条件によるが、第3酸化シリコン膜108が無い場合のウェットエッチング工程(第7工程)におけるエッチング速度が速くなる領域であり、約5nmである。従って、上記第5工程において第3酸化シリコン膜108を膜厚5nm以上に形成することにより、後続のウェットエッチング工程(第7工程)におけるエッチング速度の部分的な増加を防ぐことができ、より好適な形状でSTI構造の作製が可能となる。
図3は、上記第7工程において、素子分離用のトレンチ105の側壁において、第2窒化シリコン膜107の露出部分(第8工程で除去される部分)が、素子形成領域の半導体基板101の表面より下方に後退した距離(エッチング深さ)L(図2(b)参照)に対する、素子形成領域に及ぼす応力をシミュレーションにより算出した結果である。尚、当該シミュレーションでは、素子分離用トレンチが300nmの高さに形成された場合を想定している。
図3より明らかなように、上記第7工程においては、第4酸化シリコン膜109及び第3酸化シリコン膜108の上面を、素子形成領域の半導体基板101の表面より10nm〜150nm後退させて、素子分離用のトレンチ105の側壁において第2窒化シリコン膜107の表面を露出させれば、応力緩和の効果が顕著に得られ、より望ましい。
また、図3より、素子形成領域の半導体基板101の表面より下方に後退した距離(エッチング深さ)Lが長いほど、つまり、第8工程後の第2窒化シリコン膜107aの素子分離用のトレンチ105の側壁に沿った長さが短いほど、膜応力(引っ張り応力)が大きいため、第8工程でより多くの第2窒化シリコン膜107が残るように、即ち、望ましくは150nm以上、トレンチ105の深さ(高さ)未満が残るように、エッチング量を調整すれば、応力緩和の効果が顕著に得られることが分かる。
図4は、上記第2工程において形成される素子分離用のトレンチ105の幅W(図1(b)参照)に対する、素子形成領域に及ぼす応力をシミュレーションにより算出した結果である。尚、当該シミュレーションでは、上記第7工程における第2窒化シリコン膜107の露出部分の素子形成領域の半導体基板101の表面からの後退量(エッチング深さ)Lを50nmとした場合を想定している。
図4より明らかなように、トレンチ105の幅Wが1μm以下の場合に、応力緩和効果が顕著に現れていることが分かる。つまり、トレンチ105の最小幅が1μm以下であれば、トレンチ105の幅Wが1μm以下となる部分が存在することになり、本発明方法の効果が十分に発揮されることになる。
〈第2実施形態〉
次に、本発明方法の第2実施形態におけるトレンチ型素子分離領域を形成する工程について、図5を参照して説明する。本第2実施形態では、上記第1実施形態の第7工程に対して、トレンチ105内の第4酸化シリコン膜109と第3酸化シリコン膜108をエッチングして少なくとも半導体基板101の当初表面より上側部分を除去する前に、第2窒化シリコン膜107が露出しない程度に、第4酸化シリコン膜109をCMP(化学的機械研磨)法により平坦化する工程が追加されている。
次に、本発明方法の第2実施形態におけるトレンチ型素子分離領域を形成する工程について、図5を参照して説明する。本第2実施形態では、上記第1実施形態の第7工程に対して、トレンチ105内の第4酸化シリコン膜109と第3酸化シリコン膜108をエッチングして少なくとも半導体基板101の当初表面より上側部分を除去する前に、第2窒化シリコン膜107が露出しない程度に、第4酸化シリコン膜109をCMP(化学的機械研磨)法により平坦化する工程が追加されている。
尚、本第2実施形態は、上記第1実施形態に対して第7工程が一部変更になっているだけで、第1工程から第6工程、及び、第8工程以降は、上記第1実施形態と同じである。従って、第7工程以外の第1実施形態と重複する工程の説明は割愛して、第7工程についてのみ詳細に説明する。図5(a)及び(b)は、第2実施形態における第7工程の前半部分と後半部分の処理手順を模式的に示す工程断面図である。
第6工程終了後(図1(d)参照)において、図5(a)に示すように、第2窒化シリコン膜107が露出しない程度に、好ましくは少なくとも素子形成領域上の第4酸化シリコン膜109が5nm以上残るように、第4酸化シリコン膜109、または、第4酸化シリコン膜109と第3酸化シリコン膜108を、CMP(化学的機械研磨)法により平坦化する。例えば、酸化セリウムを砥粒として含む研磨剤を用い、ウェハ押し付け圧27kPa、ウェハ回転数90rpm、研磨布回転数100rpmにて研磨を行い、素子形成領域上の第3酸化シリコン膜108と第4酸化シリコン膜109の合計膜厚が80nm以下になるまで、研磨を行う。
続いて、図5(b)に示すように、第4酸化シリコン膜109及び第3酸化シリコン膜108をエッチングし、トレンチ105内の少なくとも半導体基板101の当初表面(素子形成領域の表面)より下側部分を残し、その上側部分を除去して、トレンチ105内以外の領域の第2窒化シリコン膜107を露出させ、上面が下方に後退した第4酸化シリコン膜109aと第3酸化シリコン膜108aを形成する。例えば、5%フッ酸を用いたウェットエッチングにより上記第7工程を実施し、上面が下方に後退した第4酸化シリコン膜109aと第3酸化シリコン膜108aの合計膜厚がトレンチ105内の10%以上の高さ、且つ、第4酸化シリコン膜109aの表面が素子形成領域の半導体基板101の表面よりも低い高さとなるようにエッチング量を調整する。
次に、本発明の別実施形態について説明する。
〈1〉上記第1実施形態では、第5工程において、常圧CVD(AP−CVD)法を用いて、第3酸化シリコン膜108を等方的に形成する場合を説明したが、第3酸化シリコン膜108を等方的に形成する方法は、AP−CVD法に限定されるものではなく、以下に示す種々の代替方法が可能である。
第1の代替方法として、減圧CVD(LP−CVD)法を用いて、第3酸化シリコン膜108を等方的に形成してもよい。例えば、ソースガスとしてTEOS(Tetraethylorthosilicate)を50〜100sccmで用い、圧力10Pa〜100Pa、温度500℃〜750℃において、減圧CVD法にて第3酸化シリコン膜108を堆積すれば、より膜厚の制御性が良くなり、好適な形状でSTI構造の作製が可能となる。
更に、第2の代替方法として、第2窒化シリコン膜107を熱酸化することにより、第3酸化シリコン膜108を等方的に形成してもよい。例えば、ソースガスとしてH2を5〜10slm、O2を10〜20slmとして用い、圧力1kPa〜30kPa、1000℃〜1150℃の高温下において、第2窒化シリコン膜107を熱酸化し、第3酸化シリコン膜108を等方的に形成することにより、好適な形状でSTI構造の作製が可能となる。
更に、第3の代替方法として、第2窒化シリコン膜107をオゾン酸化することにより、第3酸化シリコン膜108を等方的に形成してもよい。例えば、液体O3(オゾン)をソースとして1kPaで導入し、圧力30Pa〜1000Pa、温度300℃〜500℃において、第2窒化シリコン膜107をオゾン酸化し、第3酸化シリコン膜108を等方的に形成することにより、好適な形状でSTI構造の作製が可能となる。
更に、第4の代替方法として、第2窒化シリコン膜107をプラズマ酸化することにより、第3酸化シリコン膜108を等方的に形成してもよい。例えば、ソースガスとしてArを1〜3slm、O3を5〜20sccmで用い、圧力50Pa〜500Pa、温度300℃〜500℃において、第2窒化シリコン膜107をプラズマ酸化し、第3酸化シリコン膜108を等方的に形成することにより、好適な形状でSTI構造の作製が可能となる。
更に、第4の代替方法として、原子層堆積法(ALD法)を用いて第3酸化シリコン膜108を等方的に形成してもよい。例えば、約2000Pa以下の低圧条件にて、温度200℃〜500℃にて、TEOS等の酸素ベースのプリカーサ(前駆体)を用い、O3ソースと交互に供給することにより、ALD−CVD法により、5〜120サイクルの原子層堆積を行えば、より膜厚の制御性良く等方的に第3酸化シリコン膜108を形成することが可能となる。
〈2〉上記各実施形態では、本発明方法の各工程を膜厚や成膜条件等を例示して詳細に説明したが、例示した膜厚や成膜条件等は、本発明方法の理解を簡単にするためのものであって、必ずしも上記各実施形態に限定されるものではない。
本発明に係る半導体装置の製造方法は、STI構造を有する半導体装置の製造に利用できる。
101: 半導体基板
102: 第1酸化シリコン膜
103: 第1窒化シリコン膜
104: 素子分離用のレジストパターン
105: 素子分離用のトレンチ
106: 第2酸化シリコン膜
107: 第2窒化シリコン膜
107a: 最上端が後退した第2窒化シリコン膜(ライナー窒化シリコン膜)
108: 第3酸化シリコン膜
108a: 上面が下方に後退した第3酸化シリコン膜
109: 第4酸化シリコン膜
109a: 上面が下方に後退した第4酸化シリコン膜
110: 第5酸化シリコン膜
201: 半導体基板
202: 第1酸化シリコン膜
203: 第1窒化シリコン膜
204: 素子分離レジストパターン
205: 素子分離用のトレンチ
206: 第2酸化シリコン膜
207: 第2窒化シリコン膜
207a: 最上端が後退した第2窒化シリコン膜(ライナー窒化シリコン膜)
207b: 第2窒化シリコン膜のパターン端部
208: 第3酸化シリコン膜
208a: 上面が下方に後退した第3酸化シリコン膜
209: 第4酸化シリコン膜
L: 第2窒化シリコン膜の最上端と半導体基板の当初表面の距離
W: 素子分離用のトレンチの幅
102: 第1酸化シリコン膜
103: 第1窒化シリコン膜
104: 素子分離用のレジストパターン
105: 素子分離用のトレンチ
106: 第2酸化シリコン膜
107: 第2窒化シリコン膜
107a: 最上端が後退した第2窒化シリコン膜(ライナー窒化シリコン膜)
108: 第3酸化シリコン膜
108a: 上面が下方に後退した第3酸化シリコン膜
109: 第4酸化シリコン膜
109a: 上面が下方に後退した第4酸化シリコン膜
110: 第5酸化シリコン膜
201: 半導体基板
202: 第1酸化シリコン膜
203: 第1窒化シリコン膜
204: 素子分離レジストパターン
205: 素子分離用のトレンチ
206: 第2酸化シリコン膜
207: 第2窒化シリコン膜
207a: 最上端が後退した第2窒化シリコン膜(ライナー窒化シリコン膜)
207b: 第2窒化シリコン膜のパターン端部
208: 第3酸化シリコン膜
208a: 上面が下方に後退した第3酸化シリコン膜
209: 第4酸化シリコン膜
L: 第2窒化シリコン膜の最上端と半導体基板の当初表面の距離
W: 素子分離用のトレンチの幅
Claims (9)
- 半導体基板上にトレンチ型素子分離領域を形成する工程を含む半導体装置の製造方法であって、前記トレンチ型素子分離領域を形成する工程が、
前記半導体基板の表面に第1酸化シリコン膜と第1窒化シリコン膜を順番に形成する第1工程と、
マスクを用いて、前記第1窒化シリコン膜、前記第1酸化シリコン膜、及び、前記半導体基板をエッチングして素子分離用のトレンチを形成する第2工程と、
前記素子分離用トレンチ内に露出した半導体基板表面と、前記第1窒化シリコン膜を覆うように第2酸化シリコン膜を形成する第3工程と、
前記第2酸化シリコン膜を覆うように第2窒化シリコン膜を形成する第4工程と、
前記第2窒化シリコン膜を等方的に覆うように第3酸化シリコン膜を形成する第5工程と、
前記トレンチ内を埋め込むように第4酸化シリコン膜をプラズマCVD法により堆積する第6工程と、
前記トレンチ内の前記第4酸化シリコン膜と前記第3酸化シリコン膜をエッチングして少なくとも前記半導体基板の当初表面より上側部分を除去する第7工程と、
前記第2窒化シリコン膜の露出部分をエッチングして除去する第8工程と、
前記トレンチ内を埋め込むように第5酸化シリコン膜を堆積する第9工程と、
前記第1窒化シリコン膜を研磨用ストッパ膜として前記第5酸化シリコン膜と前記第2酸化シリコン膜の少なくとも前記第1窒化シリコン膜の最上面より上側部分を除去する第10工程と、
前記第1窒化シリコン膜をエッチングして除去する第11工程と、
を順番に有することを特徴とする半導体装置の製造方法。 - 前記第7工程において、前記トレンチ内の前記第4酸化シリコン膜と前記第3酸化シリコン膜をエッチングして少なくとも前記半導体基板の当初表面より上側部分を除去する前に、前記第2窒化シリコン膜が露出しない程度に、前記第4酸化シリコン膜を化学的機械研磨により予め平坦化することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第5工程において、常圧CVD(AP−CVD)法、減圧CVD(LP−CVD)法、及び、原子層堆積法(Atomic Layer Deposition:ALD法)の内の何れか1つの成膜法を用いて前記第3酸化シリコン膜を形成することを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記第5工程において、前記第2窒化シリコン膜を熱酸化、オゾン酸化、または、プラズマ酸化することにより、前記第3酸化シリコン膜を形成することを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記第5工程において形成される前記第3酸化シリコン膜の膜厚が、5nm〜100nmの範囲内であることを特徴とする請求項1〜4の何れか1項に記載の半導体装置の製造方法。
- 前記第4工程において形成される前記第2窒化シリコン膜の膜厚が、前記トレンチの側壁において、5nm〜100nmの範囲内であることを特徴とする請求項1〜5の何れか1項に記載の半導体装置の製造方法。
- 前記第4工程において形成される前記第2窒化シリコン膜が、500MPa〜1500MPaの引っ張り応力を有することを特徴とする請求項1〜6の何れか1項に記載の半導体装置の製造方法。
- 前記第8工程後における前記第2窒化シリコン膜の最上端位置が、前記半導体基板の当初表面より10nm〜150nm下側にあることを特徴とする請求項1〜7の何れか1項に記載の半導体装置の製造方法。
- 前記第2工程において形成される前記トレンチの最小幅が1μm以下であることを特徴とする請求項1〜8の何れか1項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006181308A JP2008010724A (ja) | 2006-06-30 | 2006-06-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006181308A JP2008010724A (ja) | 2006-06-30 | 2006-06-30 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008010724A true JP2008010724A (ja) | 2008-01-17 |
Family
ID=39068651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006181308A Pending JP2008010724A (ja) | 2006-06-30 | 2006-06-30 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008010724A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008306139A (ja) * | 2007-06-11 | 2008-12-18 | Elpida Memory Inc | 半導体装置の素子分離構造の形成方法、半導体装置の素子分離構造及び半導体記憶装置 |
JP2010000171A (ja) * | 2008-06-19 | 2010-01-07 | Taiyo Elec Co Ltd | 回胴式遊技機 |
JP2011119331A (ja) * | 2009-12-01 | 2011-06-16 | Renesas Electronics Corp | 半導体集積回路装置の製造方法 |
JP2011529271A (ja) * | 2008-07-23 | 2011-12-01 | アプライド マテリアルズ インコーポレイテッド | 応力蓄積を解放する堆積方法 |
JP2012506149A (ja) * | 2008-10-16 | 2012-03-08 | アプライド マテリアルズ インコーポレイテッド | 低いエッチング速度の誘電体ライナを用いたギャップ充填の改善 |
US8173515B2 (en) | 2008-07-22 | 2012-05-08 | Elpida Memory, Inc. | Method for manufacturing semiconductor device |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01282836A (ja) * | 1988-05-09 | 1989-11-14 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2002043410A (ja) * | 2000-07-10 | 2002-02-08 | Samsung Electronics Co Ltd | トレンチ素子分離方法 |
JP2002203895A (ja) * | 2000-12-08 | 2002-07-19 | Samsung Electronics Co Ltd | トレンチ素子分離膜の形成方法 |
JP2002208629A (ja) * | 2000-11-09 | 2002-07-26 | Toshiba Corp | 半導体装置、及び、半導体装置の製造方法 |
JP2005251973A (ja) * | 2004-03-04 | 2005-09-15 | Fujitsu Ltd | 半導体装置の製造方法と半導体装置 |
JP2008504713A (ja) * | 2004-06-28 | 2008-02-14 | マイクロン テクノロジー、インコーポレイテッド | メモリデバイス用分離トレンチ |
-
2006
- 2006-06-30 JP JP2006181308A patent/JP2008010724A/ja active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01282836A (ja) * | 1988-05-09 | 1989-11-14 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2002043410A (ja) * | 2000-07-10 | 2002-02-08 | Samsung Electronics Co Ltd | トレンチ素子分離方法 |
JP2002208629A (ja) * | 2000-11-09 | 2002-07-26 | Toshiba Corp | 半導体装置、及び、半導体装置の製造方法 |
JP2002203895A (ja) * | 2000-12-08 | 2002-07-19 | Samsung Electronics Co Ltd | トレンチ素子分離膜の形成方法 |
JP2005251973A (ja) * | 2004-03-04 | 2005-09-15 | Fujitsu Ltd | 半導体装置の製造方法と半導体装置 |
JP2008504713A (ja) * | 2004-06-28 | 2008-02-14 | マイクロン テクノロジー、インコーポレイテッド | メモリデバイス用分離トレンチ |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008306139A (ja) * | 2007-06-11 | 2008-12-18 | Elpida Memory Inc | 半導体装置の素子分離構造の形成方法、半導体装置の素子分離構造及び半導体記憶装置 |
JP2010000171A (ja) * | 2008-06-19 | 2010-01-07 | Taiyo Elec Co Ltd | 回胴式遊技機 |
US8173515B2 (en) | 2008-07-22 | 2012-05-08 | Elpida Memory, Inc. | Method for manufacturing semiconductor device |
JP2011529271A (ja) * | 2008-07-23 | 2011-12-01 | アプライド マテリアルズ インコーポレイテッド | 応力蓄積を解放する堆積方法 |
JP2012506149A (ja) * | 2008-10-16 | 2012-03-08 | アプライド マテリアルズ インコーポレイテッド | 低いエッチング速度の誘電体ライナを用いたギャップ充填の改善 |
JP2011119331A (ja) * | 2009-12-01 | 2011-06-16 | Renesas Electronics Corp | 半導体集積回路装置の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7365390B2 (en) | Method of fabricating recess transistor in integrated circuit device and recess transistor in integrated circuit device fabricated by the same | |
KR100809841B1 (ko) | 반도체 장치와 그 제조 방법 | |
JP2007173383A (ja) | トレンチ素子分離領域の形成方法、窒化シリコン膜ライナーの形成方法、半導体装置の製造方法 | |
US7176104B1 (en) | Method for forming shallow trench isolation structure with deep oxide region | |
JP2000012676A (ja) | 半導体装置のトレンチ素子分離方法 | |
JP2003078131A (ja) | ディスポーザブルスペーサー/ライナーを用いてゲート電極の端部の下にエアギャップを形成する方法 | |
JP2008010724A (ja) | 半導体装置及びその製造方法 | |
JP2007300066A (ja) | 半導体素子のリセスチャネル形成方法 | |
US7989350B2 (en) | Method for fabricating semiconductor device with recess gate | |
JP2005353892A (ja) | 半導体基板、半導体装置及びその製造方法 | |
TW533473B (en) | Manufacturing method of shallow trench isolation | |
JP5288814B2 (ja) | 半導体装置の製造方法 | |
US6303467B1 (en) | Method for manufacturing trench isolation | |
JP2003273207A (ja) | 半導体装置の製造方法 | |
JP2009158916A (ja) | 半導体素子のトレンチ形成方法 | |
US7981802B2 (en) | Method for manufacturing shallow trench isolation layer of semiconductor device | |
TWI271818B (en) | Method for fabricating semiconductor device | |
KR100942077B1 (ko) | 반도체 소자의 제조방법 | |
KR20050067474A (ko) | 반도체소자의 소자분리 방법 | |
JP2002100670A (ja) | 半導体装置及びその製造方法 | |
KR100575616B1 (ko) | 반도체소자의 무경계 콘택홀 형성방법 | |
JP2007027321A (ja) | 素子分離の製造方法および半導体装置の製造方法 | |
JP2001237308A (ja) | 半導体装置の製造方法 | |
KR20060113265A (ko) | 리세스게이트공정을 이용한 반도체장치의 제조 방법 | |
KR20070066048A (ko) | 플래시 메모리 소자 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080806 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111111 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120403 |