JP2008504713A - メモリデバイス用分離トレンチ - Google Patents
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Abstract
【解決手段】方法及び装置が提供される。第1の誘電体充填層の上側表面が基板の上側表面よりも下方に配置するように、メモリデバイスの基板内に延在するトレンチの一部に、第1の誘電体充填層が形成される。前記第1の誘電体充填層は、第1誘電体の層と前記第1誘電体層上に形成された第2誘電体の層とを有する。前記第1の誘電体充填層の上側表面には、第3誘電体の第2の誘電体充填層が形成される。
【選択図】図2H
Description
104…メモリアレイ 106…アドレスデコーダ
108…行アクセス回路 110…列アクセス回路
112…制御回路 114…I/O回路
116…アドレスバッファ回路 120…マイクロプロセッサ
122…制御リンク 124…データリンク
126…アドレスリンク 200…基板
202…第1誘電体層 204、260…導電層
206…マスク層 210…トレンチ
212…第3誘電体層 220…第4誘電体層
230…第5誘電体層 232…第1の誘電体充填層
240…第6誘電体層 242…第2の誘電体充填層
250…ゲート間誘電体層
Claims (77)
- 基板内を延在するトレンチの一部に、第1誘電体の層と前記第1誘電体の層上に形成された第2誘電体の層とを備える第1の誘電体充填層を、形成するステップと、
第3誘電体からなる第2の誘電体充填層を、前記第1の誘電体充填層の上側表面に形成するステップと、
を備え、
前記第1の誘電体充填層の上側表面は、前記基板の上側表面よりも下方に配置されることを特徴するメモリデバイスの一部を形成する方法。 - 請求項1記載の方法において、第1の誘電体充填層を形成する前記ステップは、前記トレンチの一部を覆い、且つ前記基板上に配置された第4誘電体の層上に、前記第1誘電体の層を形成するステップをさらに備えることを特徴とする方法。
- 請求項2記載の方法において、第2の誘電体充填層を形成する前記ステップは、前記第4誘電体の層上に前記第2の誘電体充填層の一部を形成するステップを備えることを特徴とする方法。
- 請求項1記載の方法において、前記第1誘電体は窒化物であり、前記第2誘電体はスピンオン誘電体であり、前記第3誘電体は高密度プラズマによる酸化物であることを特徴とする方法。
- 請求項1記載の方法において、第1の誘電体充填層を形成する前記ステップは、前記第1誘電体の層をキュアするステップをさらに備えることを特徴とする方法。
- 請求項5記載の方法において、前記第1誘電体の層をキュアする前記ステップは酸化工程を備えることを特徴とする方法。
- 基板上に第1誘電体層を形成することによって、前記基板内に延在するトレンチの一部を前記第1誘電体層で覆うステップと、
前記第1誘電体層上に第2誘電体層を形成するステップと、
第3誘電体層の上側表面が前記基板の上側表面よりも下に位置するように、前記第2誘電体層上に前記第3誘電体層を形成して、前記第3誘電体層を前記トレンチの一部に充填するステップと、
前記第2誘電体層の一部を前記第3誘電体層の上側表面のレベルまで除去して、前記第3誘電体層の上側表面と前記基板の上側表面との間に位置する前記第1誘電体層の一部を露出させるステップと、
前記トレンチ内に第4誘電体層を形成して、前記トレンチの残りの部分を充填するステップと、
を備えるメモリデバイスの一部を形成する方法であって、
前記第4誘電体層の一部は、前記第3誘電体層の上側表面上に、及び前記第1誘電体層の前記露出した部分に形成されることを特徴とするメモリデバイスの一部を形成する方法。 - 請求項7記載の方法において、前記トレンチは、前記基板の上側表面に形成された第5誘電体層と前記第5誘電体層上に形成された導電層とを貫通することを特徴とする方法。
- 請求項7記載の方法において、第3誘電体層を形成する前記ステップは、前記第3誘電体層をアニールするステップをさらに備えることを特徴とする方法。
- 基板の露出した部分に酸化物層を形成することによって、前記基板内に延在するトレンチの一部を前記酸化物層で覆うステップと、
前記酸化物層上に窒化物層を形成するステップと、
スピンオン誘電体層の上側表面が前記基板の上側表面よりも下に位置するように、前記窒化物層上に前記スピンオン誘電体層を形成して、前記スピンオン誘電体層を前記トレンチの一部に充填するステップと、
前記窒化物層の一部を前記スピンオン誘電体層の上側表面のレベルまで除去して、前記スピンオン誘電体層の上側表面と前記基板の上側表面との間に位置する前記酸化物層の一部を露出させるステップと、
前記トレンチ内に高密度プラズマによる酸化物層を形成して、前記トレンチの残りの部分を充填するステップと、
を備えるメモリデバイスの一部を形成する方法であって、
前記高密度プラズマによる酸化物層の一部は、前記スピンオン誘電体層の上側表面上と、前記酸化物層の前記露出した部分上とに形成されることを特徴とするメモリデバイスの一部を形成する方法。 - 請求項10記載の方法において、前記トレンチは、前記基板の上側表面上に形成されたトンネル誘電体層と前記トンネル誘電体層上に形成されたポリシリコン層とを貫通することを特徴とする方法。
- 請求項10記載の方法において、前記スピンオン誘電体層を形成する前記ステップは、前記スピンオン誘電体層をアニールするステップをさらに備えることを特徴とする方法。
- 請求項12記載の方法において、前記スピンオン誘電体層をアニールする前記ステップは蒸気酸化工程を備えることを特徴とする方法。
- 基板の上側表面上に配置された第1誘電体層上に位置する導電層を貫通し、前記基板内を前記基板の上側表面より下に延在するように、トレンチを形成して、前記基板の上側表面より下の前記基板の部分を露出させるステップと、
前記基板の上側表面より下の前記基板の前記露出部分上に第2誘電体層を形成することによって、前記基板の上側表面より下の前記トレンチ部分を前記第2誘電体層で覆うステップと、
前記導電層及び前記第2誘電体層の前記トレンチが貫通する部分を覆って、前記第2誘電体層上に第3誘電体層を形成するステップと、
前記第3誘電体層上に第4誘電体層を形成して、前記第4誘電体層で前記トレンチを前記基板の上側表面より上のレベルまで充填するステップと、
前記第4誘電体層の一部を除去して、前記第4誘電体層の上側表面を前記基板の上側表面より下方に配置ステップと、
前記第3誘電体層の一部を前記第4誘電体層の上側表面のレベルまで選択的に除去して、前記導電層及び前記第2誘電体層の前記トレンチが貫通する部分と、前記第4誘電体層の上側表面と前記基板の上側表面との間に位置する前記第3誘電体層の一部とを露出させるステップと、
前記導電層及び前記第2誘電体層の前記トレンチが貫通する前記露出部分上と、前記第3誘電体層の前記露出部分上と、前記第4誘電体層の上側表面上とに、第5誘電体層を形成するステップと、
を備えるメモリデバイスの一部を形成する方法であって、
前記第5誘電体層は、前記第4誘電体層の上側表面より上の前記トレンチ部分を充填することを特徴とするメモリデバイスの一部を形成する方法。 - 請求項14記載の方法において、前記トレンチを形成する前記ステップは、前記導電層上に配置されたマスク層をパターニングして、エッチングするステップを備えることを特徴とする方法。
- 請求項15記載の方法において、前記第5誘電体層を除去して、前記マスク層の上側表面を露出させ、前記トレンチ内の前記第5誘電体層の上側表面を前記マスク層の上側表面と略同一平面にするステップをさらに備えることを特徴とする方法。
- 請求項16記載の方法において、前記第5誘電体層を除去するステップは、化学機械研磨を備えることを特徴とする方法。
- 請求項14記載の方法において、前記第3誘電体層の一部を選択的に除去する前記ステップは、ウェットエッチングを用いて行われることを特徴とする方法。
- 請求項14記載の方法において、前記第4誘電体層の一部を除去するステップは、エッチバック工程を備えることを特徴とする方法。
- 請求項14記載の方法において、前記第4誘電体層はスピンオン誘電体層であり、前記第5誘電体層は高密度プラズマによる酸化物層であることを特徴とする方法。
- 請求項14記載の方法において、前記第4誘電体層の前記一部を除去するステップの前に前記第4誘電体層をキュアするステップをさらに備えることを特徴とする方法。
- 基板の上側表面上にトンネル誘電体層を形成するステップと、
前記トンネル誘電体層上に導電層を形成するステップと、
前記導電層上にハードマスクを形成するステップと、
前記ハードマスク、前記導電層及び前記トンネル誘電体層を貫通し、前記基板内へ延在するトレンチを形成して、前記基板の上側表面より下の前記基板の部分を露出させるステップと、
前記基板の上側表面より下の前記基板の前記露出部分上に、応力緩和接着層を形成するステップと、
前記ハードマスク上と、前記導電層及び前記トンネル誘電体層の前記トレンチが貫通する部分の上と、前記応力緩和接着層上とに、バリア層を形成するステップと、
前記バリア層上にスピンオン誘電体層を形成して、前記スピンオン誘電体層で、前記トレンチを前記基板の上側表面より上のレベルまで充填するステップと、
前記スピンオン誘電体層をアニールするステップと、
アニールされた前記スピンオン誘電体層の一部を除去して、アニールされた前記スピンオン誘電体層の上側表面を前記基板の上側表面より下方に配置するステップと、
前記バリア層の一部をアニールされた前記スピンオン誘電体層の上側表面のレベルまで選択的に除去して、前記ハードマスクと、前記導電層及び前記トンネル誘電体層の前記トレンチが貫通する部分と、アニールされた前記スピンオン誘電体層の上側表面と前記基板の上側表面との間に位置する前記応力緩和接着層の一部とを露出させるステップと、
前記露出したハードマスク上と、前記導電層及び前記トンネル誘電体層の前記トレンチが貫通する前記露出した部分の上と、前記応力緩和接着層の前記露出した部分の上と、アニールされた前記スピンオン誘電体層の上側表面上とに、高密度プラズマによる誘電体層を形成して、アニールされた前記スピンオン誘電体層の上側表面より上の前記トレンチ部分を前記高密度プラズマによる誘電体層で充填するステップと、
前記高密度プラズマによる誘電体層を除去して、前記ハードマスクの上側表面を露出させ、前記トレンチ内の前記高密度プラズマによる誘電体層の上側表面を前記ハードマスクの上側表面と略同一平面にするステップと、
を備えることを特徴とするメモリデバイスの一部を形成する方法。 - 請求項22記載の方法において、前記応力緩和接着層によって、前記バリア層が前記基板に接着され、且つ前記基板と前記バリア層との間の応力が緩和されることを特徴とする方法。
- 請求項22記載の方法において、前記スピンオン誘電体層をアニールする前記ステップは、酸化工程を備えることを特徴とする方法。
- 請求項24記載の方法において、前記バリア層は、前記酸化工程の間、前記基板の酸化を制限するように作用することを特徴とする方法。
- 請求項22記載の方法において、前記トンネル誘電体層はトンネル酸化物であることを特徴とする方法。
- 請求項22記載の方法において、前記高密度プラズマによる誘電体は高密度プラズマによる酸化物であることを特徴とする方法。
- 請求項22記載の方法において、前記バリア層及び前記第2誘電体層は窒化物であることを特徴とする方法。
- 請求項22記載の方法において、前記導電層はポリシリコン層であることを特徴とする方法。
- 請求項22記載の方法において、前記高密度プラズマによる誘電体層を除去する前記ステップは、化学機械研磨を備えることを特徴とする方法。
- 請求項22記載の方法において、トレンチを形成する前記ステップは、前記ハードマスクをパターニングして、エッチングするステップを備えることを特徴とする方法。
- 請求項22記載の方法において、前記バリア層の一部を選択的に除去する前記ステップは、ウェットエッチングを用いて行われることを特徴とする方法。
- 請求項32記載の方法において、前記アニールされた前記スピンオン誘電体層の一部を除去するステップは、エッチバック工程を備えることを特徴とする方法。
- 請求項22記載の方法において、
前記導電層から前記ハードマスクを除去するステップと、
前記導電層上にゲート間誘電体層を形成するステップと、
前記ゲート間誘電体層上に別の導電層を形成するステップと、
をさらに備えることを特徴とする方法。 - 請求項22記載の方法において、前記トンネル誘電体層上に導電層を形成する前記ステップは、前記導電層を拡張するステップをさらに備えることを特徴とする方法。
- 基板の上側表面上にトンネル酸化物層を形成するステップと、
前記トンネル酸化物層上にポリシリコン層を形成するステップと、
前記ポリシリコン層上に窒化物マスク層を形成するステップと、
前記窒化物マスク層をパターニングし、エッチングして、前記窒化物マスク層、前記ポリシリコン層及び前記トンネル酸化物層を貫通し、且つ前記基板内へ延在するトレンチを形成して、前記基板の上側表面より下の前記基板の部分を露出させるステップと、
前記基板の上側表面より下の前記基板の前記露出部分上に、第2酸化物層を形成するステップと、
前記窒化物マスク層上と、前記ポリシリコン層及び前記トンネル酸化物層の前記トレンチが貫通する部分の上と、前記第2酸化物層上とに、第2窒化物層を形成するステップと、
前記第2窒化物層上にスピンオン誘電体層を形成して、前記スピンオン誘電体層で、前記トレンチを前記基板の上側表面より上のレベルまで充填するステップと、
前記スピンオン誘電体層を蒸気酸化工程でアニールするステップと、
アニールされた前記スピンオン誘電体層の一部をエッチング除去して、アニールされた前記スピンオン誘電体層の上側表面を前記基板の上側表面より下方に配置するステップと、
前記第2窒化物層の一部をアニールされた前記スピンオン誘電体層の上側表面のレベルまで選択的にエッチング除去して、前記窒化物マスク層と、前記ポリシリコン層及び前記トンネル酸化物層の前記トレンチが貫通する部分と、アニールされた前記スピンオン誘電体層の上側表面と前記基板の上側表面との間に位置する前記第2酸化物層の一部とを露出させるステップと、
前記露出した窒化物マスク層上と、前記ポリシリコン層及び前記トンネル酸化物層の前記トレンチが貫通する前記露出した部分の上と、前記第2酸化物層の前記露出した部分の上と、アニールされた前記スピンオン誘電体層の上側表面上とに、高密度プラズマによる酸化物層を形成して、アニールされた前記スピンオン誘電体層の上側表面より上のトレンチ部分を前記高密度プラズマによる酸化物層で充填するステップと、
前記高密度プラズマによる酸化物層を化学機械研磨で除去して、前記窒化物マスク層の上側表面を露出させ、前記トレンチ内の前記高密度プラズマによる酸化物層の上側表面を前記窒化物マスク層の上側表面と略同一平面にするステップと、
を備えることを特徴とするメモリデバイスの一部を形成する方法。 - 請求項36記載の方法において、
前記導電層から前記窒化物マスクを除去するステップと、
前記導電層のゲート間誘電体層を形成するステップと、
前記ゲート間誘電体層上に別の導電層を形成するステップと、
をさらに備えることを特徴とする方法。 - 半導体基板上に含まれる集積回路デバイスの一部を形成する方法であって、前記方法は、
前記基板の一部を除去して、分離トレンチを形成するステップと、
前記トレンチ内における前記基板の露出した表面上に第1誘電体層を形成するステップと、
少なくとも前記第1誘電体層上に、前記第1誘電体層とは異なる誘電体を有する第2誘電体層を形成するステップと、
前記トレンチ内に第3誘電体層を形成して、前記第2誘電体層の一部を覆うステップと、
前記トレンチから前記第2誘電体層の露出した部分を除去して、前記第1誘電体層の一部を露出させるステップと、
前記トレンチ内に第4誘電体層を形成して、前記第1誘電体層の前記露出した部分を覆うステップと、
を備えることを特徴とする方法。 - 請求項38記載の方法において、第1誘電体層を形成する前記ステップは、熱酸化物を形成するステップを備え、前記半導体基板は、シリコンを含む基板であることを特徴とする方法。
- 請求項38記載の方法において、第2誘電体層を形成する前記ステップは、シリコンナイトライドの層を堆積するステップを備えることを特徴とする方法。
- 請求項38記載の方法において、第3誘電体層を形成する前記ステップは、スピンオン誘電体層を堆積するステップを備えることを特徴とする方法。
- 請求項41記載の方法において、スピンオン誘電体層を堆積する前記ステップは、前記スピンオン誘電体を堆積して、前記トレンチを充填するステップと、前記スピンオン誘電体をキュアするステップと、前記トレンチからキュアした前記スピンオン誘電体の上側部分を除去し、下側部分を残して、前記第2誘電体層の前記一部を覆うステップとをさらに備えることを特徴とする方法。
- 請求項42記載の方法において、前記トレンチからキュアした前記スピンオン誘電体の前記上側部分を除去する前記ステップは、エッチングを備えることを特徴とする方法。
- 請求項42記載の方法において、前記スピンオン誘電体をキュアする前記ステップは、酸化工程を備えることを特徴とする方法。
- 請求項44記載の方法において、前記第2誘電体層は、前記酸化工程から前記基板を保護するように選ばれることを特徴とする方法。
- 請求項45記載の方法において、前記第2誘電体層はシリコンナイトライド層であることを特徴とする方法。
- 半導体基板上にトンネル誘電体層として第1誘電体層を形成するステップと、
前記第1誘電体層上に浮遊ゲート層として第1導電層を形成するステップと、
前記第1誘電体層と前記第1導電層とをパターニングして、少なくとも1つの分離領域を形成するステップと、
前記基板の一部を除去して、少なくとも前記分離領域にトレンチを形成するステップと、
前記トレンチ内の前記基板の露出した表面上に第2誘電体層を形成するステップと、
少なくとも前記第2誘電体層上に、前記第2誘電体層とは異なる誘電体を有する第3誘電体層を形成するステップと、
前記トレンチ内に第4誘電体層を形成して、前記第3誘電体層の一部を覆うステップと、
前記トレンチから前記第3誘電体層の露出した部分を除去して、前記第2誘電体層の一部を露出させるステップと、
前記トレンチ内に第5誘電体層を形成して、前記第2誘電体層の前記露出した部分を覆うステップと、
前記第1導電層の上に、ゲート間誘電体層として第6誘電体層を形成するステップと、
前記第6誘電体層の上に、制御ゲート層として第2導電層を形成するステップと、
前記第1誘電体層と前記第1導電層と前記第6誘電体層と前記第2導電層とをパターニングして、少なくとも1つの浮遊ゲートメモリセルを形成するステップと、
を備えることを特徴とする浮遊ゲートメモリデバイスの一部を形成する方法。 - 請求項47記載の方法において、
前記第1誘電体層と前記第1導電層とをパターニングする前記ステップの前に前記第1導電層の上にハードマスクを形成するステップと、
前記第1導電層の上に前記第6誘電体層を形成する前記ステップの前に前記ハードマスクを除去するステップと、
をさらに備えることを特徴とする方法。 - 請求項47記載の方法において、前記第3誘電体層を形成する前記ステップは、スピンオン誘電体層を堆積するステップを備えることを特徴とする方法。
- 請求項49記載の方法において、スピンオン誘電体層を堆積する前記ステップは、前記スピンオン誘電体を堆積して、前記トレンチを充填するステップと、前記スピンオン誘電体をキュアするステップと、前記トレンチからキュアした前記スピンオン誘電体の上側部分を除去し、下側部分を残して、前記第2誘電体層の前記一部を覆うステップとをさらに備えることを特徴とする方法。
- 請求項47記載の方法において、前記第2導電層は、1以上の導電層を備えることを特徴とする方法。
- 請求項51記載の方法において、前記第2導電層の前記1以上の導電層は、ポリシリコン層及び金属を含む層のうち少なくとも1つを備えることを特徴とする方法。
- 請求項47記載の方法において、浮遊ゲートとして第1導電層を形成する前記ステップは、前記浮遊ゲート層を拡張するステップをさらに備えることを特徴とする方法。
- 請求項47記載の方法において、前記第6誘電体層は、1以上の誘電体層を備えることを特徴とする方法。
- 基板内に延在するトレンチと、
第1誘電体の層と前記第1誘電体の層上に形成された第2誘電体の層とを有し、前記トレンチ内に配置された第1の誘電体充填層と、
前記トレンチ内の前記第1の誘電体充填層の上側表面上に配置された、第3誘電体からなる第2の誘電体充填層と、
を備える集積回路デバイスであって、
前記第1の誘電体充填層の上側表面は前記基板の上側表面より下に位置していることを特徴とする集積回路デバイス。 - 請求項55記載の集積回路デバイスにおいて、前記基板と前記第1の誘電体充填層の前記第1誘電体との間に介在し、且つ前記第2の誘電体充填層の一部と前記基板との間に介在する第4誘電体の層をさらに備えることを特徴とする集積回路デバイス。
- 請求項55記載の集積回路デバイスにおいて、前記第1誘電体は窒化物であり、前記第2誘電体はスピンオン誘電体であり、前記第3誘電体は高密度プラズマによる物質であることを特徴とする集積回路デバイス。
- 請求項57記載の集積回路デバイスにおいて、前記スピンオン誘電体はアニールされることを特徴とする集積回路デバイス。
- 請求項55記載の集積回路デバイスにおいて、前記第2の誘電体充填層は、前記基板の上側表面上に形成された第4誘電体層と、前記第4誘電体層上に配置された導電層と、前記導電層上に配置された第5誘電体層とを貫通することを特徴とする集積回路デバイス。
- 基板内を前記基板の上側表面より下へ延在する第1部分と前記基板の上側表面上に配置されたトンネル誘電体層と前記トンネル誘電体層上に配置された導電層とを貫通する第2部分とを有するトレンチと、
前記トレンチの前記第1部分を覆う第1誘電体の層と、
前記トレンチの前記第1部分を覆う前記第1誘電体の層上に配置された第2誘電体の層と前記第2誘電体の層上に形成された第3誘電体の層とを有し、前記トレンチの前記第1部分を部分的に充填する第1の誘電体充填層と、
前記トレンチの前記第1部分のうち充填されていない部分と前記トレンチの前記第2部分とを充填する第4誘電体の第2の誘電体充填層と、
を備える集積回路デバイスであって、
前記第2の誘電体充填層は、前記トレンチの前記第1部分を覆う前記第1誘電体の層上と、前記第1の誘電体充填層の上側表面上とに配置されることを特徴とする集積回路デバイス。 - 請求項60記載の集積回路デバイスにおいて、前記第1誘電体は酸化物であり、前記第2誘電体は窒化物であることを特徴とする集積回路デバイス。
- 請求項60記載の集積回路デバイスにおいて、前記第3誘電体はアニールされたスピンオン誘電体であることを特徴とする集積回路デバイス。
- 請求項60記載の集積回路デバイスにおいて、前記第4誘電体は高密度プラズマによる酸化物であることを特徴とする集積回路デバイス。
- 請求項60記載の集積回路デバイスにおいて、前記導電層はポリシリコン層であることを特徴とする集積回路デバイス。
- 基板内を前記基板の上側表面より下へ延在する第1部分と前記基板の上側表面上に配置されたトンネル誘電体層と前記トンネル誘電体層上に配置されたポリシリコン層とを貫通する第2部分とを有するトレンチと、
前記トレンチの前記第1部分を覆う酸化物の層と、
前記トレンチの前記第1部分を覆う前記酸化物層上に配置された窒化物層と前記窒化物層上に形成されたアニールされたスピンオン誘電体の層とを有し、前記トレンチの前記第1部分を部分的に充填する第1の誘電体充填層と、
前記トレンチの前記第1部分のうち充填されていない部分と前記トレンチの前記第2部分とを充填する高密度プラズマによる酸化物の第2の誘電体充填層と、
を備えるメモリデバイスであって、
前記第2の誘電体充填層は、前記トレンチの前記第1部分を覆う前記酸化物層上と、前記第1の誘電体充填層の上側表面上とに配置されることを特徴とするメモリデバイス。 - 基板上に形成されたメモリセルのアレイと、
前記メモリセルのアレイ内に位置するトレンチと、
を備えるメモリデバイスであって、
前記トレンチは、余分な電流が前記基板を通って前記メモリセル間を流れないように作用し、
前記トレンチは、
前記基板内を前記基板の上側表面より下へ延在する第1部分と前記基板の上側表面上に配置されたトンネル誘電体層と前記トンネル誘電体層上に配置された導電層とを貫通する第2部分と、
前記トレンチの前記第1部分を覆う第1誘電体の層と、
前記トレンチの前記第1部分を覆う前記第1誘電体の層上に配置された第2誘電体の層と前記第2誘電体の層上に形成された第3誘電体の層とを有し、前記トレンチの前記第1部分を部分的に充填する第1の誘電体充填層と、
前記トレンチの前記第1部分のうち充填されていない部分と前記トレンチの前記第2部分とを充填する第4誘電体の第2の誘電体充填層と、
を備え、
前記第2の誘電体充填層は、前記トレンチの前記第1部分を覆う前記第1誘電体の層上と、前記第1の誘電体充填層の上側表面上とに配置されることを特徴とするメモリデバイス。 - 請求項66記載のメモリデバイスにおいて、前記第1誘電体は酸化物であり、前記第2誘電体は窒化物であることを特徴とするメモリデバイス。
- 請求項67記載のメモリデバイスにおいて、前記第3誘電体はアニールされたスピンオン誘電体であることを特徴とするメモリデバイス。
- 請求項68記載のメモリデバイスにおいて、前記第4誘電体は高密度プラズマによる酸化物であることを特徴とするメモリデバイス。
- 請求項69記載のメモリデバイスにおいて、前記導電層はポリシリコン層であることを特徴とするメモリデバイス。
- 浮遊ゲートメモリデバイスであって、前記メモリデバイスは、
前記メモリデバイスの基板の上側表面上に形成されたトンネル誘電体層と、
前記トンネル誘電体層上に形成された浮遊ゲート層と、
前記浮遊ゲート層上に形成されたゲート間誘電体層と、
前記ゲート間誘電体層上に形成された制御ゲート層と、
前記基板内に延在するトレンチ内に配置され、前記トレンチ内の前記基板の一部の上に形成された第3誘電体層と、
前記トレンチ内の前記第3誘電体層の一部の上に形成され、前記第3誘電体層とは異なる誘電体である第4誘電体層と、
前記トレンチ内の前記第4誘電体層上に形成された第5誘電体層と、
前記トレンチ内の前記第5誘電体層の上側表面上と、前記第3誘電体層の別の部分の上とに、形成された第6誘電体層と、
を備え、
前記第5誘電体層は、前記第5誘電体層の上側表面が前記基板の上側表面より下に位置するように、前記トレンチの一部を充填することを特徴とする浮遊ゲートメモリデバイス。 - 請求項71記載の浮遊ゲートメモリデバイスにおいて、前記第3誘電体は酸化物であり、前記第4誘電体は窒化物であることを特徴とする浮遊ゲートメモリデバイス。
- 請求項72記載の浮遊ゲートメモリデバイスにおいて、前記第5誘電体はアニールされたスピンオン誘電体であることを特徴とする浮遊ゲートメモリデバイス。
- 請求項73記載の浮遊ゲートメモリデバイスにおいて、前記第4誘電体は高密度プラズマによる酸化物であることを特徴とする浮遊ゲートメモリデバイス。
- 請求項71記載の浮遊ゲートメモリデバイスにおいて、前記ゲート間誘電体層は、1以上の誘電体層を備えることを特徴とする浮遊ゲートメモリデバイス。
- 請求項71記載の浮遊ゲートメモリデバイスにおいて、前記制御ゲート層は、1以上の導電層を備えることを特徴とする浮遊ゲートメモリデバイス。
- 請求項71記載の浮遊ゲートメモリデバイスにおいて、前記浮遊ゲート層はポリシリコンであることを特徴とする浮遊ゲートメモリデバイス。
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