KR100865012B1 - 메모리 디바이스를 위한 분리 트렌치 - Google Patents

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Abstract

방법들과 장치가 제공된다. 제1 유전체 플러그의 상부 표면이 기판의 상부 표면 아래로 침강하도록 제1 유전체 플러그가 메모리 디바이스의 기판으로 확장하는 트렌치의 일부에 형성된다. 제1 유전체 플러그는 제1 유전체 물질층 및 제1 유전체 물질층 위에 형성된 제2 유전체 물질층을 갖는다. 제3 유전체 물질의 제2 유전체 플러그는 제1 유전체 플러그의 상부 표면 위에 형성된다.
유전체, 기판, 트렌치, 메모리 디바이스, 산화물, 질화물

Description

메모리 디바이스를 위한 분리 트렌치{ISOLATION TRENCHES FOR MEMORY DEVICES}
본 발명은 일반적으로 메모리 디바이스에 관한 것이고, 구체적으로, 본 발명은 메모리 디바이스를 위한 분리 트렌치에 관한 것이다.
메모리 디바이스는 전형적으로 컴퓨터들의 내부 저장 영역으로서 제공된다. 메모리라는 용어는 집적 회로 칩들의 형태인 데이터 저장소를 의미한다. 일반적으로, 메모리 디바이스는 데이터를 저장하기 위한 메모리 셀들의 어레이와 외부의 주소에 응답하여 메모리 셀들의 어레이를 액세스하기 위해 메모리 셀들의 어레이에 결합한 행 및 열 디코더 회로들을 포함한다.
메모리의 한 종류로 플래시 메모리로서 알려져 있는 비휘발성 메모리가 있다. 플래시 메모리는 블록 단위로 소거될 수 있고 재프로그래밍될 수 있는 EEPROM(전기적으로 지울 수 있는 프로그램 가능한 판독 전용 메모리)의 한 종류이다. 많은 현대의 개인용 컴퓨터들(PCs)은 필요한 경우 쉽게 업데이트될 수 있도록 플래시 메모리 칩 위에 그들의 바이오스(BIOS)를 갖는다. 그러한 BIOS는 때때로 플래시 BIOS라고 불린다. 플래시 메모리는 또한, 새로운 통신 프로토콜이 표준화가 됨에 따라 제조업자가 그 통신 트로토콜을 지원할 수 있게 해주고, 더 나은 특 징들을 위해 제조업자가 디바이스를 원격으로 업그레이드할 수 있는 능력을 제공하게 해주기 때문에, 무선 전자 디바이스 분야에서도 인기가 있다.
전형적인 플래시 메모리는 열 및 행 형태로 배열된 매우 많은 수의 메모리 셀들을 포함하는 메모리 어레이를 가진다. 각 메모리 셀들은 전하를 보유할 수 있는 플로팅 게이트(floating-gate) 전계효과 트랜지스터를 포함한다. 셀들은 일반적으로 블록으로 그룹지어진다. 블록 내의 각 셀들은 플로팅 게이트를 충전함에 의해 각각에 대해 전기적으로 프로그래밍될 수 있다. 전하는 블록 소거 조작에 의해 플로팅 게이트에서 제거될 수 있다. 셀 내의 데이터는 플로팅 게이트의 전하의 존재 또는 부재에 의해 결정된다.
메모리 디바이스들은 전형적으로 반도체 제작 방법들을 사용하여 반도체 기판들 위에 형성된다. 메모리 셀들의 어레이는 그 기판 위에 배치된다. 어레이 내에서 기판 위에 형성되고 유전체로 채워지는, 예를 들어, 얕은 트렌치 분리(STI; shallow trench isolation)인 분리 트렌치들은, 메모리 셀들 사이에서 기판을 통한 과도 전류의 흐름을 방지함으로써 메모리 어레이에서 전압 절연을 제공한다. 분리 트렌치들은 종종 물리적 피착(deposition) 프로세스를 이용하여, 예를 들어, 고밀도 플라즈마(HDP) 산화물들로 채워진다. 그러나, 플래시 메모리 어레이들에 대해 요구되는 공간은 종종 분리 트렌치가 상대적으로 좁은 폭을 가질 것을 필요로 하고 결과적으로 애스팩트 비(aspect ratio)(또는 트렌치 깊이 대 트렌치 폭의 비)가 커지게 된다. 큰 애스팩트 비는 종종 물리적 스퍼터링 프로세스를 이용하여 이러한 트렌치들을 채울 때 유전체 내에 공극이 생기도록 만든다.
트렌치들을 스핀-온 유전체(SOD; spin-on-dielectric)들로 채움으로써 채우는 동안에 유전체 내에 공극이 형성되는 것을 감소시킬 수 있다. 그러나 SOD는 일반적으로 그것들이 트렌치들 내에 배치된 이후에, 예를 들어 증기-산화(steam-oxidation) 프로세스를 이용하여, 경화(cure)(또는 어닐링(anneal))되어야 하는데, 그 프로세스는 기판 및 기판 위에 있는 메모리 셀들의 층에 원하지 않는 산화를 발생시킬 수 있다. 그러한 산화를 방지하기 위하여, 트렌치들은 SOD로 트렌치들을 채우기 전에 질화물 라이너(liner)로 채워질 수 있다. 질화물 라이너들의 한가지 문제점은 메모리 셀들과 메모리 디바이스의 신뢰성에 나쁘게 영향을 미칠 수 있는 포획 전하(trapped charge)들을 저장할 수 있다는 것이다.
전술한 이유들 및 기술 분야에서 통상의 지식을 가진 사람들이 본 명세서를 읽고 이해하게 될 아래에 설명되는 그외의 이유들에 대하여, 기존의 트렌치 채움 방법들의 대안에 대한 필요가 기술 분야에 존재한다.
분리 트렌치들을 채우는데 있어서의 전술한 문제점 및 그외의 문제점들은 본 발명에 의해 제기되고 다음의 명세서를 읽고 학습함으로써 이해될 것이다.
일 실시예에서, 본 발명은 메모리 디바이스의 일부를 형성하는 방법을 제공한다. 본 방법은 제1 유전체 플러그의 상부 표면이 기판의 상부 표면 아래로 침강하도록 기판으로 확장하는 트렌치의 일부에 제1 유전체 플러그를 형성하는 단계를 포함한다. 제1 유전체 플러그는 제1 유전체 물질층 및 제1 유전체 물질층 위에 형성되는 제2 유전체 물질층을 갖는다. 제1 유전체 플러그의 상부 표면 위에 제3 유전체 물질의 제2 유전체 플러그를 형성하는 단계가 본 방법에 포함된다.
다른 실시예에서, 본 발명은 메모리 디바이스의 일부를 형성하는 방법을 제공한다. 그 방법은 기판 위에 제1 유전체 층을 형성하고 제1 유전체 층 위에 제2 유전체 층을 형성하는 것에 의해 기판 내로 확장하는 트렌치의 일부를 제1 유전체 층으로 채우는 단계를 포함한다. 그 방법은 제3 유전체 층이 트렌치의 일부를 채우도록 하고 제3 유전체 층의 상부 표면이 기판의 상부 표면 아래에 위치하도록 하기 위해 제2 유전체 층 위에 제3 유전체 층을 형성하는 단계를 포함한다. 제2 유전체 층의 일부를 제3 유전체 층의 상부 표면 레벨까지 제거하여 제3 유전체 층의 상부 표면과 기판의 상부 표면 사이에 위치한 제1 유전체 층의 일부를 노출시키는 단계가 본 방법에 포함되고, 트렌치의 잔여 부분을 채우기 위하여 트렌치 내에 제4 유전체 층을 형성하는 단계가 본 방법에 포함된다. 제4 유전체 층의 일부는 제3 유전체 층의 상부 표면과 제1 유전체 층의 노출된 표면 위에 형성된다.
다른 실시예에서, 본 발명은 기판으로 확장하는 트렌치를 갖는 메모리 디바이스를 제공한다. 제1 유전체 플러그는 제1 유전체 플러그의 상부 표면이 기판의 상부 표면 아래에 위치하도록 트렌치 내에 배치된다. 제1 유전체 플러그는 제1 유전체 물질 및 제1 유전체 물질 위에 형성된 제2 유전체 물질을 갖는다. 제3 유전체 물질의 제2 유전체 플러그는 제1 유전체 물질의 상부 표면 위에서 트렌치 내에 배치된다.
본 발명의 다른 실시예들은 다양한 범주의 방법들과 장치를 포함한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템의 간략화된 블록도.
도 2A 내지 도 2H는 본 발명의 다른 실시예에 따른 다양한 제조 단계들에서의 메모리 디바이스의 일부의 단면도.
본 발명의 다음의 상세한 설명은, 명세서의 일부를 이루는 참조 도면들을 참조하여 참조가 이루어지고, 실례로써 본 발명의 특정 실시예들이 실행될 수 있다. 도면에서는, 유사한 번호들은 몇몇 도면들에 걸쳐 실질적으로 유사한 구성요소들을 표시한다. 이들 실시예들은 기술 분야에서 숙련된 자라면 본 발명을 실시할 수 있도록 충분히 자세하게 설명된다. 그외의 실시예들이 사용될 수 있고, 구조적, 논리적, 및 전기적 변경들이 본 발명의 범주를 벗어나지 않고 행해질 수 있다. 이하의 설명에서 사용되는 웨이퍼 또는 기판이라는 용어는 임의의 베이스 반도체 구조를 포함한다. 웨이퍼와 기판은 모두 스핀-온 사파이어(SOS; silicon-on-sapphire) 기술, 스핀-온 인슐레이터(SOI; silicon-on-insulator) 기술, 박막 트랜지스터(TFT) 기술, 도핑 및 비도핑 반도체들, 베이스 반도체 구조에 의해 지지되는 실리콘의 에피택셜(epitaxial) 층 뿐만 아니라, 당업자에게 잘 알려진 그외의 반도체 구조를 포함하는 것으로 이해되어야 한다. 또한, 이하의 설명에서, 웨이퍼 또는 기판에 대한 참조가 행해질 때, 이전의 프로세스 단계들이 베이스 반도체 구조 내에 영역들/접합부들을 형성하기 위해 사용될 수 있고, 웨이퍼 또는 기판이라는 용어는 그러한 영역들/접합부들을 포함하는 하부의 층들을 포함한다. 따라서, 이하의 상세한 설명은 제한하려는 의도가 아니고, 본 발명의 범주는 첨부된 청구항 및 그 등가물에 의해서만 정의된다.
도 1은 본 발명의 실시예에 따른 메모리 시스템(100)의 간략화된 블록도이다. 메모리 시스템(100)은 플래시 메모리 디바이스, 예를 들어 NAND 또는 NOR 메모리 디바이스, DRAM, SRAM 등과 같은 집적 회로 메모리 디바이스(102)를 포함하고, 이것은 메모리 셀들의 어레이(104)와, 어드레스 디코더(106), 행 액세스 회로(108), 열 액세스 회로(110), 제어 회로(112), 입력/출력(I/O) 회로(114), 및 어드레스 버퍼(116)를 포함하는 메모리 어레이(104) 주변의 영역을 포함한다. 행 액세스 회로(108) 및 열 액세스 회로(110)는 고전압 펌프들과 같은 고전압 회로를 포함할 수 있다. 메모리 시스템(100)은 메모리 액세스를 위해 전자 시스템의 일부로서 메모리 디바이스(102)에 전기적으로 접속된 외부의 마이크로 프로세서(120), 또는 메모리 콘트롤러를 포함한다. 메모리 디바이스(102)는 프로세서(120)로부터 제어 링크(122)를 통해 제어 신호를 수신한다. 메모리 셀들은 데이터(DQ) 링크(124)를 통해 액세스되는 데이터를 저장하기 위해 사용된다. 어드레스 신호들은 메모리 어레이(104)에 액세스하기 위해 어드레스 디코더(106)에서 디코드되는 어드레스 링크(126)를 통해 수신된다. 어드레스 버퍼 회로(116)는 어드레스 신호들을 래치한다(latch). 메모리 셀들은 제어 신호들과 어드레스 신호들에 응답하여 액세스된다. 기술 분야에서 통상의 지식을 가진 사람들은, 부가적인 회로와 제어 신호들이 제공될 수 있고 도 1의 메모리 디바이스는 본 발명에 집중하는 것을 돕기 위해 간략화될 수 있다는 것을 인식할 것이다.
메모리 어레이(104)는 행 및 열 형태로 배열된 메모리 셀들을 포함한다. 일 실시예에서, 메모리 셀들은 전하를 보유할 수 있는 플로팅 게이트 전계 효과 트랜지스터를 포함하는 플래시 메모리이다. 셀들은 블록으로 그룹지어진다. 블록 내의 각 셀들은 플로팅 게이트를 충전함에 의해 각각에 대해 전기적으로 프로그래밍될 수 있다. 전하는 블록 소거 조작에 의해 플로팅 게이트에서 제거될 수 있다.
일 실시예에서, 메모리 어레이(104)는 NOR 플래시 메모리 어레이이다. 어레이의 열의 각 메모리 셀의 제어 게이트는 워드 라인에 접속되어 있고, NOR 플래시 메모리 디바이스에 대한 메모리 어레이는 메모리 디바이스(102)의 행 액세스 회로(108)와 같은 행 액세스 회로에 의해 액세스되어, 그 제어 게이트들에 접속된 워드 라인을 선택함에 의해 플로팅 게이트 메모리 셀들의 행을 작동시킨다. 메모리 셀들에 의해 선택된 행은 그들의 프로그램된 상태에 따라 디퍼링(differing) 전류를 흘려주는 것에 의해 그들의 데이터 값을 열 비트 라인들에 접속된 소스 라인으로부터 열 비트 라인들에 위치시킨다.
다른 실시예에서, 메모리 어레이(104)는 또한, 어레이의 행의 각 메모리 셀의 제어 게이트가 워드 라인에 접속되도록 배열되어 있는 NAND 플래시 메모리 어레이일 수 있다. 그러나, 각 메모리 셀은 그 드레인 영역에 의해 열 비트 라인에 직접 접속되지 않는다. 대신에, 어레이의 메모리 셀들은 예를 들어, 각각 32개씩, 스트링(종종 NAND 스트링들이라고 불림)으로서, 소스 라인과 열 비트 라인 사이에 소스에서 드레인 방향으로 메모리 셀들이 직렬로 함께 배열된다. NAND 플래시 메모리 디바이스들에 대한 메모리 어레이는 다음에 메모리 디바이스(102)의 행 액세스 회로(108)와 같은 행 액세스 회로에 의해 액세스되어, 메모리 셀의 제어 게이트 에 접속된 워드 라인을 선택함에 의해 메모리 셀들의 행을 작동시킨다. 또한, 각 스트링의 선택되지 않은 메모리 셀들의 제어 게이트들에 접속된 워드 라인들은 각 스트링의 선택되지 않은 메모리 셀들을 패스 트랜지스터로서 동작하게 하여, 그들의 저장된 값들에 의해 제한받지 않는 방식으로 전류를 통과하게 한다. 전류는 다음에 각 스트링이 선택된 메모리 셀들에 의해서만 제한을 받으면서, 소스 라인으로부터 스트링에 접속된 각 시리즈를 통하여 열 비트 라인으로 흐른다.
도 2A 내지 도 2H는 메모리 디바이스(102)의 일부와 같은, 본 발명의 다른 실시예에 따른 다양한 제조 단계에서의 메모리 디바이스의 일부의 단면도이다. 도 2A는 몇몇 처리 단계들이 일어난 뒤의 메모리 디바이스의 일부를 묘사한다. 도 2A에 묘사된 구조의 형식은 공지되어 있는 것으로 여기에서는 상세히 설명되지 않을 것이다.
일반적으로, 도 2A의 구조는, 예를 들어, 실리콘 등의 기판(200) 위에 제1 유전체 층(202)을 형성하는 것에 의해 형성된다. 일 실시예에서, 제1 유전체 층(202)은 터널 산화물 층과 같은 게이트 유전체 층(또는 터널 유전체 층)이다. 예를 들어, 도핑된 폴리실리콘인 도전층(204)이 제1 유전체 층(202) 위에 형성되고, 하드 마스크 층(206)이 도전층(204) 위에 형성된다. 마스크 층(206)은 예를 들어, 실리콘 질화물(Si3N4) 층인 질화물 층과 같은 제2 유전체 층이 될 수 있다.
트렌치들(210)은 마스크 층(206), 도전층(204), 및 제1 유전체 층(202)을 통과하여 연속적으로 형성되고 기판(200) 내로 확장한다. 이것은 마스크 층(206)을 패터닝하고 에칭함으로써 달성될 수 있다. 제3 유전체 층(212)은 기판(200) 내에 형성된 트렌치들(210)의 일부를 채우기 위하여 트렌치들(210)에 의해 노출된 기판(200)의 일부 위에 형성될 수 있다.
도 2B에서, 예를 들어 실리콘 질화물인 질화물 층과 같은 제4 유전체 층(220)이 예컨대 블랭킷 피착(blanket deposition)에 의해 도 2A의 구조체 위에 형성될 수 있고, 일 실시예에서 산화 배리어 층으로서 동작할 수 있다. 특히, 제4 유전체 층(220)은 마스크 층(206)의 상부 표면 위에, 그리고 트렌치들(210)이 통과하는 마스크 층(206), 도전층(204), 및 제1 유전체 층(202)의 일부 위에 형성된다. 이 방식으로, 제4 유전체 층(220)은 트렌치들(210)을 채운다. 일 실시예에서, 제3 유전체 층(212)은 기판(200)과 제4 유전체 층(220) 사이의 접착력을 제공하고 기판과 제4 유전체 층(220) 사이에서 형성될 수 있는 스트레스를 완화시키는 스트레스 완화층으로서 동작한다. 다른 실시예에서, 제3 유전체 층(212)은 패드(pad) 산화물 층이고 열(thermal) 산화물 층일 수 있다. 다른 실시예에서, 제3 유전체 층(212)은, 예를 들어, 피착된 이산화실리콘(SiO2)이다.
도 2C에서 제5 유전체층(230)이 트렌치들(210)을 채우거나 또는 부분적으로 채우기 위하여 제4 유전체 층(220) 위에 각 트렌치들(210)의 내에 피착된다. 일 실시예에서, 제5 유전체 층(230)은 스핀-온 글래스(spin-on glass), 실세스퀴옥산 수소(HSQ; hydrogen silsesquioxane), 헥사메틸디실록산(hexametyldisiloxane), 옥타메틸트리실록산(octamethyltrisiloxane)와 같은 스핀-온 유전체(SOD) 물질(230) 등이다. 제5 유전체 층(230)은 이후에, 예를 들어, 필요하다면 증기-산화 프로세스를 이용하여, 경화(또는 어닐링)된다. 일 실시예에서, 제4 유전체 층(220)은 경화 중에 기판(200) 및 도전층(204)의 산화를 방지하는 작용을 한다. 도 2D에서, 제5 유전체 층(230)의 상부 표면이 각각의 트렌치들 내로, 예를 들면, 기판(200)의 상부 표면 아래로 침강하여, 각 트렌치들(210)을 채우는 제4 유전체 층(220)의 일부를 노출시키도록, 제5 유전체 층(230)의 일부가 에치-백(etch-back) 프로세스에서 에칭에 의해 제거된다.
도 2E에서, 제4 유전체 층(220)의 일부가, 제4 유전체 층(220)의 잔여 부분이 제5 유전체 층(230)과 제3 유전체 층(212)의 사이에 있도록 제5 유전체 층(230)의 상부 표면 레벨까지, 예를 들어, 습식 에칭을 이용하여, 선택적으로 제거된다. 즉, 제4 유전체 층(220)은 마스크 층(206)의 상부 표면으로부터 제거되고, 각 트렌치들(210) 내에 위치한 제4 유전체 층(220)의 노출된 부분이 제거된다. 이것은 마스크 층(206)의 상부 표면과 트렌치들(210)이 통과하는 마스크 층(206), 도전층(204), 제1 유전체 층(202)의 일부, 및 기판(200)의 상부 표면과 제5 유전체 층(230)의 사이에 있는 제3 유전체 층(212)의 일부를 노출시킨다. 제4 유전체 층(220)과 제5 유전체 층(230)의 잔여 부분들은 도 2E에 도시된 바와 같이, 기판(200)의 표면 아래로 침강한 상부 표면을 갖고 트렌치들(210)의 낮은 부분을 채우는 제1 유전체 플러그(232)를 형성한다.
도 2F에서, 예를 들어, 물리적 스퍼터링 프로세스를 이용하여, 제6 유전체 층(240)이 도 2E의 구조 위에 블랭킷 피착되고, 각 트렌치들(210)의 채워지지 않은 부분을 채운다. 특히, 제6 유전체 층(240)은 마스크 층(206)의 노출된 상부 표면과 트랜체들(210)이 통과하는 마스크 층(206), 도전층(204), 제1 유전체 층(202)의 노출된 부분, 기판(200)의 상부 표면과 제1 유전체 층의 상부 표면 사이에 있는 제3 유전체 층(212)의 일부, 및 제1 유전체 플러그(232)의 위에 피착된다. 일 실시예에서, 제 6 유전체(240)는 고밀도 플라즈마(HDP; high-density-plasa) 산화물과 같은, 고밀도 플라즈마(HDP) 유전체 물질이다. 제1 유전체 플러그(232)는 트렌치들(210)의 잔여 깊이를 감소시키고, 따라서 제6 유전체 층(240)의 피착에 대한 애스팩트 비도 역시 감소한다는 것에 유의한다. 트렌치들(210)의 감소된 애스팩트 비는 트렌치들(210)의 채워지지 않은 부분들 내에 제6 유전체 층(240)을 피착시킬 때 공극의 형성을 감소시킨다.
도 2G에서, 제6 유전체 층(240)의 일부는, 예를 들면 화학 기계적 연마(CMP; chemical mechanical polishing)를 이용하여, 도 2F의 구조로부터 제거될 수 있다. 즉, 제6 유전체 층(240)은, 마스크 층(206)의 상부 표면이 노출되고 각 트렌치들(210) 내의 제6 유전체 층(240)의 상부 표면이 실질적으로 마스크 층(206)의 상부 표면과 동일 평면이 되도록 제거된다. 각 트렌치들(210) 내의 제6 유전체 층(240)의 일부는, 마스크 층(206), 도전층(204) 및 제1 유전체 층(202)을 통과하여 기판(200) 내에 이르고 제1 유전체 플러그(232)에서 끝나는 제2 유전체 플러그(242)를 형성한다는 것을 유의한다. 제3 유전체 층(212)은 제2 유전체 플러그(242)와 기판(200)의 일부 사이에, 그리고 제1 유전체 플러그(232)와 기판(200) 사이에 위치한다.
제4 유전체 층(220)은 각 트렌치들(210)의 낮은 부분에 위치하고 메모리 셀 들을 형성하는데 사용되는 기판(200)의 상부 표면에 배치된 층들로부터 떨어져 있을 수 있다는 것을 유의한다. 이것은, 특히 제4 유전체 층(220)이 메모리 셀들의 신뢰성에 나쁜 영향을 줄 수 있고 따라서 메모리 디바이스에 나쁜 영향을 줄 수 있는 질화물인 경우에, 축전 전하들을 저장하는 제4 유전체 층(220)과 관련된 문제들을 감소시키는 작용을 한다.
이어서 도전층(204)을 노출시키기 위하여 마스크(206)가 제거된다. 이후에, 예를 들어, 산화 실리콘, 질화물, 산화질화물(oxynitride)의 층, 산화 질화 산화물(ONO; oxide-nitride-oxide) 층 등과 같은 인터게이트(intergate) 유전체 층(250)이 노출된 도전층(204) 위에 형성된다. 도핑된 폴리실리콘 층, 예를 들어 내화성 금속층인 금속층, 예를 들어 금속 규화물 층인 금속 함유층 등과 같은 도전층(260)이 도 2H에 도시된 바와 같이, 인터게이트 유전체 층(250) 위에 형성된다. 도전층(260)은 하나 이상의 전도성 물질들 또는 전도성 층들, 폴리실리콘 층 위에 배치된 금속 또는 금속 함유층 등을 포함할 수 있다. 다른 실시예에서, 도전층들(204 및 260)은 각각 도 1의 메모리 어레이(104)와 같은 메모리 어레이의 메모리 셀들의 플로팅 게이트와 제어 게이트(또는 워드 라인)를 형성한다. 소스/드레인 영역들은 또한 메모리 어레이의 일부로서 도 2G에 도시되지 않은 기판(200)의 일부에 형성된다. 일 실시예에서, 전도성 층(204)이 플로팅 게이트의 커플링을 향상시키기 위해 확장된다. 전술한 바와 같이, 유전체 물질들로 채워진 트렌치들(210)은 메모리 셀들 사이에서 기판을 통하여 과도 전류가 흐르는 것을 방지하는 작용을 한다.
도 1의 메모리 어레이(104) 주변의 영역에 위치한 구성요소들은 또한 기판 (200) 위에 형성되고, 전술한 바와 같이, 유전체 물질들로 채워진 트렌치들(210)은 메모리 어레이(104) 주변의 영역과 메모리 어레이(104)의 사이에 형성될 수 있고, 주변 영역의 구성요소들과 메모리 어레이(104) 사이에서 기판을 통하여 과도 전류가 흐르는 것을 방지하는 작용을 한다.
<종결>
여기에서는 특정 실시예들이 예시되고 설명되었지만, 기술 분야에서 통상의 지식을 가진 자라면 동일 목적을 달성하기 위해 의도된 임의의 배열이 도시된 특정 실시예들을 대체할 수 있다는 알 수 있을 것이다. 따라서, 본 출원서는 본 발명의 임의의 개조나 변동을 포함하도록 의도되었다. 본 발명은 다음의 청구항들과 그 등가물에 의해서만 제한된다는 것이 명백하게 의도되었다.

Claims (77)

  1. 메모리 디바이스의 일부를 형성하는 방법으로서,
    제1 유전체 플러그의 상부 표면이 기판의 상부 표면 아래로 침강(recess)하도록, 상기 기판의 상부 표면 위에 있는 유전층과 상기 유전층 위에 있는 도전층을 통과하며 상기 기판 내로 확장하는 트렌치(trench)에 제1 유전체 플러그를 형성하는 단계 - 상기 제1 유전체 플러그는 스핀-온(spin-on) 유전체 물질의 층을 포함하며, 상기 스핀-온 유전체 물질의 층은 상기 기판과 상기 스핀-온 유전체 물질의 층 사이에 삽입된 질화물 층과 접촉하고, 상기 제1 유전체 플러그를 형성하는 단계는,
    상기 기판의 상부 표면 아래에 있는 상기 트렌치의 일부를 채우는 유전체 라이너(liner) 위에, 그리고 상기 트렌치가 통과하는 상기 도전층 및 상기 유전층의 일부 위에 상기 질화물 층을 형성하는 단계;
    상기 스핀-온 유전체 물질의 층의 상부 표면이 상기 기판의 상부 표면 아래로 침강하도록 상기 질화물 층 위에 접하게 상기 스핀-온 유전체 물질의 층을 형성하는 단계; 및
    상기 스핀-온 유전체 물질의 층의 상부 표면 레벨까지 상기 질화물 층을 제거하여, 상기 트렌치가 통과하는 상기 도전층 및 상기 유전층의 일부와 상기 유전체 라이너의 일부를 노출하는 단계를 포함함 -; 및
    상기 유전체 라이너의 노출된 부분 위에, 상기 트렌치가 통과하는 상기 도전층 및 상기 유전층의 상기 노출된 부분 위에, 그리고 상기 제1 유전체 플러그의 상부 표면 위에 제2 유전체 플러그를 형성하는 단계
    를 포함하는 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 유전체 플러그를 형성하는 단계는 상기 유전체 라이너 위에 상기 제2 유전체 플러그의 일부를 형성하는 단계를 포함하는 방법.
  4. 제1항에 있어서,
    상기 제2 유전체 플러그는 고밀도 플라즈마 산화물인 방법.
  5. 제1항에 있어서,
    상기 제1 유전체 플러그를 형성하는 단계는 상기 스핀-온 유전체 물질의 층을 경화(cure)하는 단계를 더 포함하는 방법.
  6. 제5항에 있어서,
    상기 스핀-온 유전체 물질의 층을 경화하는 단계는 산화 처리를 포함하는 방법.
  7. 삭제
  8. 제1항에 있어서,
    상기 기판의 상부 표면 위에 있는 상기 유전층은 터널(tunnel) 유전층인 방법.
  9. 제1항에 있어서,
    상기 트렌치는 상기 도전층 위에 배치된 하드 마스크 층을 패터닝하고 에칭함으로써 형성되는 방법.
  10. 제1항에 있어서,
    상기 스핀-온 유전체 물질의 층을 형성하는 단계는,
    상기 스핀 온 유전체 물질의 층이 상기 트렌치를 상기 기판의 상부 표면 위의 레벨까지 채우도록 상기 질화물 층 위에 상기 스핀 온 유전체 물질의 층을 형성하는 단계; 및
    상기 스핀 온 유전체 물질의 층의 상부 표면이 상기 기판의 상부 표면 아래로 침강하도록 상기 스핀 온 유전체 물질의 층의 일부를 제거하는 단계
    를 포함하는 방법.
  11. 삭제
  12. 제10항에 있어서,
    상기 스핀 온 유전체 물질의 층의 일부를 제거하는 단계 전에 상기 스핀 온 유전체 물질의 층을 어닐링(annealing)하는 단계를 더 포함하는 방법.
  13. 제1항에 있어서,
    상기 기판의 상부 표면 위에 있는 상기 유전층 위에 있는 상기 도전층은 제1 도전층이고,
    상기 제1 도전층 위에 인터게이트(intergate) 유전층을 형성하는 단계; 및
    상기 인터게이트 유전층 위에 제2 도전층을 형성하는 단계
    를 더 포함하는 방법.
  14. 제13항에 있어서,
    상기 제1 도전층은 플로팅 게이트(floating-gate) 층이고 상기 제2 도전층은 제어 게이트 층인 방법.
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