KR20020010806A - 반도체소자의 소자분리막 형성 방법 - Google Patents

반도체소자의 소자분리막 형성 방법 Download PDF

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Abstract

본 발명은 STI형 소자분리막의 상측 모서리에서 발생되는 침식을 방지하는데 적합한 소자분리막의 형성 방법에 관한 것으로, 반도체기판상에 게이트산화막, 게이트전극용 도전층, 연마정지막을 순차적으로 형성하는 제 1 단계; 소자분리용 마스크를 이용하여 상기 연마정지막, 도전층, 게이트산화막을 선택적으로 식각하여 후속 소자분리막이 형성될 부분을 노출시키는 제 2 단계; 상기 노출된 반도체기판을 소정깊이만큼 식각하여 트렌치를 형성하는 제 3 단계; 상기 트렌치를 포함한 전면에 갭필산화막을 형성하는 제 4 단계; 상기 연마정지막이 노출될때까지 상기 갭필산화막을 화학적기계적연마하여 소자분리막을 형성하는 제 5 단계; 및 상기 연마정지막을 제거한 후, 상기 도전층 및 게이트산화막을 선택적으로 식각하여 게이트전극을 형성하는 제 6 단계를 포함하여 이루어진다.

Description

반도체소자의 소자분리막 형성 방법{METHOD OF FORMING ISOLATION IN SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 STI(Shallow TrenchIsolation)형 소자분리막의 형성 방법에 관한 것이다.
일반적으로, 0.25㎛이하의 반도체소자에서 소자분리는 STI를 이용하고 있는데 상기 STI는 LOCOS(LOCal Oxidation of Silicon)에서 발생된 버드빅(Bird's beak)을 해결하였다.
도 1은 종래기술에 따른 STI형 소자분리막의 형성 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11)상에 패드산화막(12), 패드질화막 (13)을 형성한 후, 상기 패드질화막(13)상에 소자분리용 마스크(도시 생략)를 형성한다. 이어 상기 소자분리용 마스크를 이용하여 하부의 패드질화막(13) 및 패드산화막(12)를 식각하여 반도체기판(11)을 노출시킨다. 이어 상기 소자분리용 마스크를 제거한 다음, 상기 식각된 패드질화막(13) 및 패드산화막(12)을 이용하여 상기 반도체기판(11)을 소정깊이만큼 식각하여 트렌치(14)를 형성한다.
도 1b에 도시된 바와 같이, 상기 트렌치(14)를 포함한 전면에 고밀도플라즈마산화막(High Density Plasma oxide; HDP)(15)을 형성한 다음, 하부의 패드질화막 (13)이 노출될때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP)한다.
도 1c에 도시된 바와 같이, 상기 패드질화막(13) 및 패드산화막(12)을 제거한 다음, 습식세정(Wet cleaning)을 실시하여 상기 트렌치(14)에 매립되는 필드산화막(15a)을 형성한다. 이 때, 상기 패드질화막(13) 및 패드산화막(12)을 제거할 시, 케미컬 처리, 예컨대 HF처리에 의해 트레렌치(14)의 상측 모서리 부분에 매립되는 필드산화막(15a)이 침식되어(A) 후속 소자 동작시 비정상적인 동작을 유발한다. 또한, 필드산화막(15a)과 활성영역의 단차 즉, 필드산화막(15a)이 활성영역보다 낮게 유지되어 후속 소자 동작시 비정상적인 동작을 유발한다.
도 1d에 도시된 바와 같이, 상기 필드산화막(15a)을 포함한 반도체기판(11)상에 게이트산화막(16), 게이트전극용 폴리실리콘(17)을 형성한 다음, 후속공정으로 상기 폴리실리콘(17) 및 게이트산화막(16)을 선택적으로 식각하여 게이트전극을 형성한다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 소자의 불완전한 동작을 유발시키는 트렌치모서리의 침식을 방지하고, 게이트산화막의 질을 향상시키는데 적합한 소자분리막의 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 소자분리막의 형성 방법을 도시한 도면,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 소자분리막의 형성 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22b : 게이트산화막
23b : 게이트전극 24 : 질화막
25 : 트렌치 26b : 소자분리막
상기의 목적을 달성하기 위한 본 발명의 소자분리막의 형성 방법은 반도체기판상에 게이트산화막, 게이트전극용 도전층, 연마정지막을 순차적으로 형성하는 제 1 단계; 소자분리용 마스크를 이용하여 상기 연마정지막, 도전층, 게이트산화막을 선택적으로 식각하여 후속 소자분리막이 형성될 부분을 노출시키는 제 2 단계; 상기 노출된 반도체기판을 소정깊이만큼 식각하여 트렌치를 형성하는 제 3 단계; 상기 트렌치를 포함한 전면에 갭필산화막을 형성하는 제 4 단계; 상기 연마정지막이 노출될때까지 상기 갭필산화막을 화학적기계적연마하여 소자분리막을 형성하는 제 5 단계; 및 상기 연마정지막을 제거한 후, 상기 도전층 및 게이트산화막을 선택적으로 식각하여 게이트전극을 형성하는 제 6 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 소자분리막의 형성 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 반도체기판(21)상에 게이트산화막(22), 폴리실리콘(23)을 형성한 후, 상기 폴리실리콘(23)상에 질화막(24)을 형성한다. 이 때, 상기 게이트산화막 형성전에 웰 형성을 위한 이온주입공정을 실시하며, 상기 질화막(24)은 후속 화학적기계적연마공정시 연마정지를 위해 형성하며 화학적기계적연마시 불균일도(Non-uniformity)를 고려하여 100Å∼200Å의 두께로 형성된다. 또한, 상기 폴리실리콘(23)은 도우프드 폴리실리콘 또는 비정질 폴리실리콘을 이용하며, 상기 반도체기판(21)은 순수한 배어 실리콘(Bare silicon)을 이용하고, 상기 순수한 배어실리콘상에 직접 게이트산화막을 형성하므로 게이트산화막의 질이 향상된다.
도 2b에 도시된 바와 같이, 상기 질화막(24)상에 소자분리용 마스크(도시 생략)를 형성한다. 이어 상기 소자분리용 마스크를 이용하여 하부의 질화막(24), 폴리실리콘(23) 및 게이트산화막(22)을 식각하여 소자분리막이 형성될 반도체기판 (21)의 표면을 노출시킨다. 이어 상기 소자분리용 마스크를 제거한 다음, 상기 식각된 질화막(24a), 폴리실리콘(23a) 및 게이트산화막(22a)을 이용하여 상기 반도체기판(21)을 소정깊이만큼 식각하여 트렌치(25)를 형성한다. 이어 상기 트렌치(25)를 포함한 전면에 고밀도플라즈마산화막(HDP oxide)(26)을 형성한다.
도 2c에 도시된 바와 같이, 하부의 질화막(24a)이 노출될때까지 상기 고밀도플라즈마산화막(26)을 화학적기계적연마(CMP)하여 소자분리막(26a)을 형성한 다음, 상기 질화막(24a)을 제거한다.
도 2d에 도시된 바와 같이, 상기 질화막(24a)을 제거하여 노출된 폴리실리콘(23a)상에 감광막(도시 생략)을 도포하고 노광 및 현상으로 게이트 패터닝한 다음, 상기 패터닝된 감광막을 이용하여 하부의 폴리실리콘(23a) 및 게이트산화막(22a)을 선택적으로 식각하여 게이트전극(23b)을 형성한다. 여기서, 도면부호 22b는 게이트산화막을 나타낸다. 이어 HF를 이용하여 습식세정하므로써 소자분리막 (26a)의 높이를 조절한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 소자분리막의 형성 방법은 트렌치를 형성하기 위한 마스크층으로 게이트산화막과 폴리실리콘을 이용하므로써 공정을 단순화시킬수 있고, 순수한 배어 실리콘상에 게이트산화막을 형성하므로써 게이트산화막의 질을 향상시킬 수 있는 효과가 있다.
그리고, 게이트산화막과 폴리실리콘을 유지한 상태에서 소자분리막을 형성하므로써 트렌치의 상측 모서리에 침식이 발생되는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 반도체소자의 제조 방법에 있어서,
    반도체기판상에 게이트산화막, 게이트전극용 도전층, 연마정지막을 순차적으로 형성하는 제 1 단계;
    소자분리용 마스크를 이용하여 상기 연마정지막, 도전층, 게이트산화막을 선택적으로 식각하여 후속 소자분리막이 형성될 부분을 노출시키는 제 2 단계;
    상기 노출된 반도체기판을 소정깊이만큼 식각하여 트렌치를 형성하는 제 3 단계;
    상기 트렌치를 포함한 전면에 갭필산화막을 형성하는 제 4 단계;
    상기 연마정지막이 노출될때까지 상기 갭필산화막을 화학적기계적연마하여 소자분리막을 형성하는 제 5 단계; 및
    상기 연마정지막을 제거한 후, 상기 도전층 및 게이트산화막을 선택적으로 식각하여 게이트전극을 형성하는 제 6 단계
    를 포함하여 이루어짐을 특징으로 하는 소자분리막의 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 단계에서,
    상기 도전층은 도우프드 폴리실리콘 또는 비정질폴리실리콘 중 어느 하나를이용하는 것을 특징으로 하는 소자분리막의 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 단계에서,
    상기 연마정지막은 질화막을 이용하되, 100Å∼200Å의 두께로 형성되는 것을 특징으로 하는 소자분리막의 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 4 단계에서,
    상기 갭필산화막은 고밀도플라즈마산화막을 이용하는 것을 특징으로 하는 소자분리막의 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100865012B1 (ko) * 2004-06-28 2008-10-23 마이크론 테크놀로지, 인크. 메모리 디바이스를 위한 분리 트렌치

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