KR20040050800A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20040050800A
KR20040050800A KR1020020077980A KR20020077980A KR20040050800A KR 20040050800 A KR20040050800 A KR 20040050800A KR 1020020077980 A KR1020020077980 A KR 1020020077980A KR 20020077980 A KR20020077980 A KR 20020077980A KR 20040050800 A KR20040050800 A KR 20040050800A
Authority
KR
South Korea
Prior art keywords
trench
oxide film
hdp
dummy pattern
substrate
Prior art date
Application number
KR1020020077980A
Other languages
English (en)
Inventor
황승민
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020077980A priority Critical patent/KR20040050800A/ko
Publication of KR20040050800A publication Critical patent/KR20040050800A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation

Abstract

본 발명은 게이트 식각시에 더미 패턴 영역에서 폴리 스페이서가 발생되는 것을 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 셀 영역 및 더미 패턴 영역을 갖는 반도체 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계와, 상기 기판 셀 영역 및 더미 패턴 영역에서의 소정 부분들을 노출시키도록 상기 패드질화막 및 패드산화막을 패터닝하는 단계와, 상기 막들이 패터닝되어 노출된 기판 영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 매립하도록 기판 결과물 상에 HDP-산화막을 증착하는 단계와, 상기 패드질화막이 노출되도록 상기 HDP-산화막을 CMP(Chemical Mechanical Polishing)하는 단계와, 상기 패드질화막 및 패드산화막을 제거하는 단계와, 상기 기판 더미 패턴 영역의 트렌치가 상기 HDP-산화막에 의해 매립된 상태로 기판 결과물 상에 게이트산화막 및 폴리실리콘막을 차례로 형성하는 단계와, 상기 폴리실리콘막 및 게이트산화막을 식각하는 단계를 포함한다. 본 발명에 따르면, 더미 패턴 지역의 트렌치 내에 HDP-산화막을 매립시킨 상태 그대로 후속 게이트 공정을 진행함으로써 상기 더미 패턴 지역에서의 단차 제거를 통해 폴리 스페이서의 발생을 효과적으로 방지할 수 있으며, 그래서, 소자 수율 및 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 게이트 식각시에 더미 패턴 영역에서 발생되는 폴리 스페이서 및 이로 인한 기판 오염 발생을 방지하기 위한 방법에 관한 것이다.
주지된 바와 같이, 최근의 반도체 공정에서는 소자들간의 전기적 절연을 위한 소자분리막을 STI(Shallow Trench Isolation) 공정으로 형성하고 있다. 이것은 기존의 로코스(LOCOS) 공정에 의한 소자분리막이 그 가장자리에 새부리 형상의 버즈-빅(bird's-beak)이 발생되는 것으로 인해 액티브 영역의 크기를 줄이는 반면, STI 공정에 의한 소자분리막은 미세 폭으로의 형성이 가능하여 충분한 액티브 영역의 크기를 확보할 수 있기 때문이다.
이와 같은 STI 공정을 이용한 소자분리막 형성방법은 다음과 같이 진행된다.
먼저, 반도체 기판 상에 차례로 패드산화막 및 패드질화막을 형성한 상태에서, 이들을 패터닝하여 기판 필드 영역을 노출시키고, 노출된 기판 필드 영역을 식각하여 트렌치를 형성한다.
그런다음, 상기 트렌치를 매립하도록 기판 결과물 상에 산화막, 바람직하게, 매립 특성이 우수한 HDP-산화막을 증착하고, 상기 패드질화막이 노출될 때까지 상기 HDP-산화막을 CMP(Chemical Mechanical Polishing)한다.
그리고나서, 패드질화막 및 패드산화막을 식각 제거한다.
그러나, 전술한 바와 같은 종래의 STI 공정을 이용한 소자분리막 형성방법은 다음과 같은 문제를 유발한다.
STI 공정에 따라 트렌치를 형성함에 있어서는, 통상, 셀 영역은 물론 후속 HDP-산화막의 CMP 균일성을 확보하기 위해 더미 패턴 영역에도 트렌치를 함께 형성해준다. 이에따라, 더미 패턴 영역에 형성된 트렌치 내에도 HDP-산화막이 매립되며, 이렇게 매립된 HDP-산화막은 통상 게이트 공정 이전에 일부 제거해준다.
한편, 게이트산화막은 고집적화 될수록 얇아지고 있으며, 이에 따라, 게이트 식각시에는 식각장벽 역할을 하는 게이트산화막이 견디지 못하는 오버 식각을 진행할 수 없으므로, 저스트 식각(just etch) 또는 약간의 오버 식각을 하는 것이 일반적이다.
그런데, 이와 같이 게이트 식각을 저스트 식각 또는 약간의 오버 식각을 하는 경우, 더미 패턴 영역의 트렌치 측벽에 증착된 게이트 물질, 즉, 폴리실리콘은 다른 곳에 비해 상대적으로 두꺼우므로, 이렇게 트렌치 측벽에 증착된 폴리실리콘이 스페이서 형태로 남게 되고, 이와 같이 스페이서 형태로 남은 폴리실리콘(이하, "폴리 스페이서"라 칭함)이 클리닝 공정에서 이탈되어 오염원(particle source)으로 작용함으로써 기판 오염 및 결함(defect)을 유발하게 된다.
도 1은 더미 패턴 영역에 형성된 폴리 스페이서를 보여주는 사진이고, 도 2는 그에 대응하는 단면도이다.
도 1 및 도 2에서, 도면부호 1은 반도체 기판, 2는 트렌치 3은 HDP-산화막, 4는 게이트산화막, 그리고, 5는 폴리 스페이서를 각각 나타낸다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 게이트 식각시에 더미 패턴 영역에서 폴리 스페이서가 발생되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 폴리 스페이서에 기인하는 기판 오염 및 불량 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.
도 1 및 도 2는 더미 패턴 영역에 형성된 폴리 스페이서를 보여주는 사진 및 그에 대응하는 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 4는 본 발명에 따라 형성된 반도체 소자의 사진.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 반도체 기판 32 : 패드산화막
33 : 패드질화막 34 : 트렌치
35 : HDP-산화막 36 : 게이트산화막
37 : 폴리실리콘막
상기와 같은 목적을 달성하기 위하여, 본 발명은, 셀 영역 및 더미 패턴 영역을 갖는 반도체 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계; 상기 기판 셀 영역 및 더미 패턴 영역에서의 소정 부분들을 노출시키도록 상기 패드질화막 및 패드산화막을 패터닝하는 단계; 상기 막들이 패터닝되어 노출된 기판 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 기판 결과물 상에 HDP-산화막을 증착하는 단계; 상기 패드질화막이 노출되도록 상기 HDP-산화막을 CMP하는 단계; 상기 패드질화막 및 패드산화막을 제거하는 단계; 상기 기판 더미 패턴 영역의 트렌치가 상기 HDP-산화막에 의해 매립된 상태로 기판 결과물 상에 게이트산화막 및 폴리실리콘막을 차례로 형성하는 단계; 및 상기 폴리실리콘막 및 게이트산화막을 식각하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다
본 발명에 따르면, 더미 패턴 지역의 트렌치 내에 HDP-산화막을 매립시킨 상태 그대로 후속 게이트 공정을 진행함으로써 상기 더미 패턴 지역에서의 단차 제거를 통해 폴리 스페이서의 발생을 효과적으로 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 여기서, 도면 및 설명은 더미 패턴 영역에 대해서만 도시하고 설명될 것이다.
도 3a를 참조하면, 반도체 기판(31) 상에 패드산화막(32) 및 패드질화막(33)을 차례로 형성한 상태에서, 기판 셀 영역 및 더미 패턴 영역에서의 소정 부분들을 노출시키도록 상기 막들을 패터닝한다. 그런다음, 노출된 기판 영역들을 식각하여 트렌치(34)를 형성한다. 여기서, 상기 트렌치(34)는, 전술하였지만, 실제 소자분리막을 형성하기 것은 아니며, 단지, 후속 HDP-산화막의 CMP 균일성을 개선시키기 위해 더미 패턴 영역에 형성해 준 것이다.
도 3b를 참조하면, 트렌치를 매립하도록 기판 결과물 상에 매립 특성이 우수한 HDP-산화막(35)을 증착한다.
도 3c를 참조하면, 트렌치형의 소자분리막이 형성될 수 있도록 패드질화막이 노출될 때까지 상기 HDP-산화막을 CMP하고, 연이어, 상기 패드질화막과 패드산화막을 식각 제거한다.
도 3d를 참조하면, 더미 패턴 영역에서의 트렌치(34)가 HDP-산화막(35)에 의해 매립된 상태 그대로 기판 결과물 상에 게이트산화막(36)과 폴리실리콘막(37)을 차례로 형성한다.
이후, 도시하지는 않았으나, 상기 폴리실리콘막과 게이트산화막을 식각하여 게이트를 형성한다.
여기서, STI 공정을 포함한 통상의 반도체 제조 공정에서는 패드질화막의 제거후 더미 패턴 영역에서의 트렌치 내에 매립된 HDP-산화막을 일부 제거하고, 이러한 상태로 후속 게이트 공정을 진행하게 되며, 이에 따라, 트렌치 측벽에서 폴리 스페이서가 발생될 가능성이 높다.
이에 반해, 본 발명의 방법은 상기 패드질화막 제거 후, 키 식각(key etch) 공정에서 더미 패턴 영역 상에 감광막을 남겨두어 상기 더미 패턴 영역에서의 트렌치 내에 매입된 HDP-산화막을 제거되지 않도록 하고, 이러한 상태로 후속 게이트 공정을 진행한다.
이 경우, 더미 패턴 영역은 단차가 없으며, 따라서, 폴리실리콘이 증착되더라도 그 증착 두께는 균일하게 되고, 그래서, 폴리 스페이서의 발생은 근본적으로 억제된다.
결국, 본 발명의 방법은 더미 패턴 영역에의 트렌치가 HDP-산화막에 의해 매립된 상태 그대로 게이트 공정을 진행함에 따라 더미 패턴 영역에서의 폴리 스페이서 발생을 근본적으로 제거할 수 있으며, 그래서, 기판 오염 및 이로 인한 불량 발생 또한 예방할 수 있다.
도 4는 본 발명에 따라 형성된 반도체 소자의 사진으로서, 폴리 스페이서가 발생되지 않았음을 볼 수 있다.
여기서, 도면부호 31은 반도체 기판, 그리고, 35는 HDP-산화막을 각각 나타낸다.
이상에서와 같이, 본 발명은 더미 패턴 영역에서의 트렌치가 HDP-산화막에 의해 매립된 상태로 게이트 공정을 진행함으로써, 상기 트렌치 측벽에서의 폴리 스페이서 발생을 방지할 수 있으며, 이에 따라, 상기 폴리 스페이서에 기인하는 기판 오염 및 불량 발생을 근본적으로 해결할 수 있다. 따라서, 본 발명은 소자 수율은물론 신뢰성을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (1)

  1. 셀 영역 및 더미 패턴 영역을 갖는 반도체 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계;
    상기 기판 셀 영역 및 더미 패턴 영역에서의 소정 부분들을 노출시키도록 상기 패드질화막 및 패드산화막을 패터닝하는 단계;
    상기 막들이 패터닝되어 노출된 기판 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하도록 기판 결과물 상에 HDP-산화막을 증착하는 단계;
    상기 패드질화막이 노출되도록 상기 HDP-산화막을 CMP하는 단계;
    상기 패드질화막 및 패드산화막을 제거하는 단계;
    상기 기판 더미 패턴 영역의 트렌치가 상기 HDP-산화막에 의해 매립된 상태로 기판 결과물 상에 게이트산화막 및 폴리실리콘막을 차례로 형성하는 단계; 및
    상기 폴리실리콘막 및 게이트산화막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020020077980A 2002-12-09 2002-12-09 반도체 소자의 제조방법 KR20040050800A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020077980A KR20040050800A (ko) 2002-12-09 2002-12-09 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020077980A KR20040050800A (ko) 2002-12-09 2002-12-09 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20040050800A true KR20040050800A (ko) 2004-06-17

Family

ID=37344927

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020077980A KR20040050800A (ko) 2002-12-09 2002-12-09 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20040050800A (ko)

Similar Documents

Publication Publication Date Title
JPH10303290A (ja) 半導体装置の素子分離方法
KR100845103B1 (ko) 반도체소자의 제조방법
KR20020085390A (ko) 트랜치 소자분리 방법
KR20040050800A (ko) 반도체 소자의 제조방법
KR100268907B1 (ko) 반도체소자의격리막및이의형성방법
KR20050028618A (ko) 반도체 소자의 소자분리막 형성방법
KR20070058122A (ko) 반도체 소자의 소자분리막 형성방법
KR100273244B1 (ko) 반도체소자의분리영역제조방법
KR100842490B1 (ko) 반도체 소자의 제조방법
KR100455726B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20020010806A (ko) 반도체소자의 소자분리막 형성 방법
KR0161727B1 (ko) 반도체 소자의 소자분리방법
KR101006510B1 (ko) 반도체소자의 소자분리막 형성방법
KR20040008490A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20000021301A (ko) 트렌치 아이솔레이션 형성 방법
KR20040058798A (ko) 반도체 소자의 소자 분리막 형성 방법
KR100373710B1 (ko) 반도체 소자의 얕은 트렌치 소자 분리 영역 형성 방법
KR100661722B1 (ko) 반도체소자의 트랜치 소자분리막 형성방법
KR100521449B1 (ko) 반도체 소자의 소자 분리막 및 그의 제조 방법
KR20040054095A (ko) 반도체 소자 제조 방법
KR20020082024A (ko) 웨이퍼 정렬키 신호 감도를 유지하면서 트렌치를 이용하여반도체 소자를 분리하는 방법
KR20040006491A (ko) 반도체소자의 제조방법
KR20060127353A (ko) 반도체 소자 및 그 제조 방법
KR20040049884A (ko) 반도체 소자의 트렌치 형성 방법
KR20020054666A (ko) 반도체소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination