JPH10303290A - 半導体装置の素子分離方法 - Google Patents

半導体装置の素子分離方法

Info

Publication number
JPH10303290A
JPH10303290A JP10001022A JP102298A JPH10303290A JP H10303290 A JPH10303290 A JP H10303290A JP 10001022 A JP10001022 A JP 10001022A JP 102298 A JP102298 A JP 102298A JP H10303290 A JPH10303290 A JP H10303290A
Authority
JP
Japan
Prior art keywords
insulating film
pattern
mask
forming
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10001022A
Other languages
English (en)
Inventor
Changgyu Kim
昶圭 金
Binshu Haku
旻洙 白
Sekichi Ko
錫智 洪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH10303290A publication Critical patent/JPH10303290A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】 ＳＴＩを利用した半導体装置の素子分離方法
を提供する。 【解決手段】 半導体基板１００のフィールド領域を露
出させ第１・２・３の絶縁膜パターン１０４ａ・１０６
ａ・１０８ａを形成した後、マスクで基板を蝕刻してフ
ィールド領域にトレンチ１１２を形成する。蒸着と蝕刻
とが同時に進行されるプラズマＣＶＤ法により埋立なが
ら、活性領域に突出部１１５を持つ第４絶縁膜１１４を
形成する。この上にマスク層１１６を形成した後、突出
部１１５のマスク層１１６及び第４絶縁膜１１４の一部
を除去して活性領域上の第４絶縁膜１１４を露出させる
マスクパターン１１６ａを形成する。これをマスクとし
て、露出した第４絶縁膜１１４を蝕刻し第２絶縁膜パタ
ーン１０６ａを露出させる第４絶縁膜パターン１１４ａ
を形成する。マスクパターン１１６ａ、前記第４および
第１絶縁膜パターン１１４ａ・１０４ａを除去する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に浅いトレンチ分離(Shallow Trench Isol
ation;以下"ＳＴＩ"と称する)法を利用した半導体装置
の素子分離方法に関する。
【０００２】
【従来の技術】半導体装置の製造において、素子分離方
法として広く利用される選択的酸化による素子分離(LOC
AL Oxidation of Silicon;以下"ＬＯＣＯＳ"と称する)
法は側面酸化(lateral oxidation)によるバーズビーク
(Birds beak)現象、バッファー(buffer)層の応力による
シリコン基板の結晶欠陥及びチャネル(channel)阻止の
為にイオン(ion)注入された不純物の再分布などの問題
がありで、半導体装置の電気的特性向上及び高集積化へ
向けての問題点となっている。前記ＬＯＣＯＳ法の問題
点を改善する為の方法の一つとして、ＳＴＩ法が提案さ
れた。
【０００３】このＳＴＩ法は、半導体基板を蝕刻してト
レンチを形成し、ここに絶縁物質を埋立した後、化学機
械的研磨(chemical mechanical polishing:以下"ＣＭ
Ｐ"と称する)を施して素子分離膜を形成する。このＳＴ
Ｉ法は、素子分離膜の形成において前記ＬＯＣＯＳ法の
様に熱酸化工程によらないので、熱酸化工程により誘発
される前記ＬＯＣＯＳ法の欠点をある程度減少させるこ
とができ、高集積化に適合した素子分離膜の形成が可能
である。しかし、前記従来のＳＴＩ法は、素子分離膜が
化学機械的研磨によって形成される為にトレンチ領域の
中が皿状に窪むディシング(dishing)現象が発生して、
素子分離特性が低下し、局部的な平坦不良を誘発する問
題点というがある。
【０００４】
【発明が解決しようとする課題】本発明の技術的課題
は、前述の従来の問題点を解決できる半導体装置の素子
分離方法を提供することである。
【０００５】
【課題を解決するための手段】前記技術的課題を達成す
る為に、本発明の半導体装置の素子分離方法は、半導体
基板上に第１絶縁膜、第２絶縁膜及び第３絶縁膜を順次
的に形成した後前記第１絶縁膜、第２絶縁膜及び第３絶
縁膜をパターニング(patterning)して、前記半導体基板
のフィールド(field)領域を露出させる第１絶縁膜パタ
ーン、第２絶縁膜パターン及び第３絶縁膜パターンを形
成する段階を含む。
【０００６】次いで、前記第１絶縁膜パターン、第２絶
縁膜パターン及び第３絶縁膜パターンを蝕刻マスクとし
て、前記半導体基板を蝕刻して前記フィールド領域にト
レンチを形成する。前記トレンチが形成された基板の全
面に、蒸着と蝕刻が同時に進行されるプラズマＣＶＤ法
によって前記トレンチを埋立しながら前記トレンチを除
外した活性領域上に突出部を持つ第４絶縁膜を形成す
る。続けて、前記第４絶縁膜上にマスク層を形成した
後、前記突出部に形成された前記マスク層及び第４絶縁
膜の一部を蝕刻して活性領域上の前記第４絶縁膜を露出
させるマスクパターンを形成する。
【０００７】次に、前記マスクパターンを蝕刻マスクと
して、前記露出された第４絶縁膜を蝕刻して前記第2絶
縁膜パターンを露出させる第４絶縁膜パターンを形成す
る。次いで、前記マスクパターンを除去する。続いて、
前記第４絶縁膜パターンを前記第１絶縁膜パターンが露
出される時まで蝕刻した後、前記第１絶縁膜パターンを
除去する。前記トレンチ形成時、前記第３絶縁膜パター
ンは消耗され除去される。前記プラズマＣＶＤ法は、Ｈ
ＤＰ(High Density Plasma)又はＥＣＲ(Electron Cyclo
tron Resonance)プラズマを利用したＣＶＤ法である。
また前記マスク層は、ポリシリコン層で形成され、前記
第１絶縁膜は、窒化膜またはポリシリコン膜で形成され
る。
【０００８】前記第２絶縁膜は、ＳＯＧ(spin on glas
s)膜で形成され、前記第３絶縁膜は、ポリマー膜、プラ
ズマＴＥＯＳ膜、酸化膜及びそのらの組み合せの中から
選択された１つで形成される。前記第１絶縁膜パターン
の除去前に、基板全面に酸化工程を実施する段階を更に
含むことができる。
【０００９】本発明の半導体装置の素子分離方法によれ
ば、プラズマＣＶＤ法を利用して、トレンチ領域に絶縁
膜を効果的に埋立して、全体的(global)平坦化を果たす
ことができる。更に、本発明は、素子分離工程に必要な
ＣＭＰ工程を１回とすることによって、比較的低廉な工
程によって効率的に素子分離を行なうことが出来る。
【００１０】
【発明の実施の形態】以下、添付した図面に基づき本発
明の一実施の形態について詳しく説明する。図１は、パ
ッド(pad)酸化膜１０２、第１絶縁膜１０４、第２絶縁
膜１０６及び第３絶縁膜１０８を順次に形成する段階を
表す。図１を参照すれば、半導体基板１００上に約１１
０オングストロームの厚さのパッド酸化膜１０２を形成
する。続いて、前記パッド酸化膜１０２上に第１絶縁膜
１０４、例えば窒化膜またはポリシリコン膜を約２００
０オングストロームの厚さで形成する。続けて、前記第
１絶縁膜１０４上に、第２絶縁膜１０６、例えばＳＯＧ
膜を約７００オングストロームの厚さに形成する。次
に、前記第２絶縁膜１０６上に第３絶縁膜１０８、例え
ばポリマー膜、プラズマＴＥＯＳ膜、酸化膜及びそれら
の組み合せ中から選択された膜を約２５００オングスト
ロームの厚さで形成する。
【００１１】図２は、第３絶縁膜パターン１０８ａ、第
２絶縁膜パターン１０６ａ、第１絶縁膜パターン１０４
ａ及びパッド酸化膜パターン１０２ａを形成する段階を
表す。図２を参照すれば、前記第３絶縁膜１０８上に写
真工程を利用してフォトレジスト(photoresist)パター
ン１１０を形成した後、これをマスク(mask)として前記
第３絶縁膜１０８、第２絶縁膜１０６、第１絶縁膜１０
４及びパッド酸化膜１０２を順に蝕刻した後に、フィー
ルド領域となる半導体基板が露出される様に第３絶縁膜
パターン１０８ａ、第２絶縁膜パターン１０６ａ、第１
絶縁膜パターン１０４ａ及びパッド酸化膜パターン１０
２ａを形成する。続いて、前記マスクとして使用された
フォトレジストパターン１１０を除去する。
【００１２】図３は、トレンチ１１２を形成する段階を
表す。図３を参照すれば、前記第３絶縁膜パターン１０
８ａ、第２絶縁膜パターン１０６ａ、第１絶縁膜パター
ン１０４ａ及びパッド酸化膜パターン１０２ａをマスク
パターンとして前記半導体基板１００を蝕刻してトレン
チ１１２を形成する。この時、前記マスクパターンを構
成する膜のうち、第３絶縁膜パターン１０８ａは、トレ
ンチ１１２を形成する時、消耗されてなくなる。
【００１３】図４は、第４絶縁膜１１４を形成する段階
を示す。図４を参照すれば、トレンチ１１２が形成され
た半導体基板１００の全面に、蒸着と蝕刻が同時に進行
されるプラズマＣＶＤ法によって第４絶縁膜１１４を形
成する。前記プラズマＣＶＤ法は、ＨＤＰ又はＥＣＲプ
ラズマを利用する。前記プラズマＣＶＤ法は、ＨＤＰ又
はＥＣＲプラズマを利用した絶縁膜形成時、基板１００
に負電圧を印加してプラズマ用ガス、例えばアルゴン(a
rgon)ガスが基板１００に衝突することによって、絶縁
膜の蒸着と蝕刻が同時に進行される方法である。この様
な方法で形成された第４絶縁膜１１４は、トレンチ埋立
特性が優秀で、段差があるパターン上段部に、図示する
ような三角形の突出部１１５が形成されるという特徴が
ある。
【００１４】図５は、マスク層１１６を形成する段階を
示す。図５を参照すれば、前記第４絶縁膜１１４上に、
マスク層１１６、例えばポリシリコン層を約１５００オ
ングストロームの厚さで形成する。前記マスク層１１６
は、後工程で前記第４絶縁膜１１４の蝕刻時マスク層と
して利用される。
【００１５】図６は、マスクパターン１１６ａを形成す
る段階を表す。図６を参照すれば、前記マスク層１１６
が形成された基板に対し、ＣＭＰ工程を適用して前記突
出部１１５が形成された部分で、マスク層１１６及び第
４絶縁膜１１４を一部除去することによって、活性領域
上に前記第４絶縁膜１１４を一部露出させるマスクパタ
ーン１１６ａを形成する。
【００１６】図７は、第４絶縁膜パターン１１４ａを形
成する段階を示す。図７を参照すれば、前記マスクパタ
ーン１１６ａを蝕刻マスクとして、前記露出された第４
絶縁膜１１４を蝕刻して第４絶縁膜パターン１１４ａを
形成する。
【００１７】図８は、マスクパターン１１６ａを除去す
る段階を示す。図８を参照すれば、前記マスクパターン
１１６ａを、乾式または湿式蝕刻によって除去して、前
記第４絶縁膜パターン１１４ａの表面を完全に露出させ
る。
【００１８】図９は、素子分離膜１１８を形成する段階
を示す。図９を参照すれば、前記第４絶縁膜パターン１
１４ａの一部と第２絶縁膜パターン１０６ａを湿式蝕刻
して、前記トレンチ１１２内に素子分離膜１１８を形成
する。この時、第２絶縁膜パターン１０６ａは、第４絶
縁膜パターン１１４ａに比べて湿式蝕刻速度が大きいた
め完全に除去される。次に、必要に応じて、素子分離特
性を向上させる為に、湿式酸化工程を更に遂行すること
ができる。
【００１９】図１０は、第１絶縁膜パターン１０４ａ及
びパッド酸化膜パターン１０２ａを除去する段階を示
す。図１０を参照すれば、前記第１絶縁膜パターン１０
４ａを除去する。こうすれば、半導体基板１００上に
は、素子分離膜１１８が形成されたフィールド領域と、
その他の活性領域が形成され半導体装置の素子分離が完
成される。
【００２０】
【発明の効果】前述したように、本発明による半導体装
置の素子分離方法は、蒸着と蝕刻が同時に進行されるプ
ラズマＣＶＤ法を利用して、トレンチ領域に絶縁膜を効
果的に埋立して素子分離する。従って、素子分離特性を
向上させることができ、局部的な平坦不良を改善して全
体的(global)な平坦化を果たすことができる。
【００２１】更に、本発明の素子分離方法によれば、素
子分離工程に必要なＣＭＰ工程が１回だけでよく、従っ
て、ＣＭＰ工程の数が減るため、比較的低廉な工程によ
って効率よく素子分離を行なうことができる。以上、本
発明を望ましい実施の形態を挙げて詳細に説明しだが、
本発明は前記実施の形態に示した例に限定されるもので
はなく、本発明の技術的思想の範囲内で当分野で通常の
知識を持った者によって多様な変形が可能なのは明白で
ある。
【図面の簡単な説明】
【図１】 本発明の一実施の形態として示した半導体装
置の素子分離方法を説明するための断面図である。
【図２】 本発明の一実施の形態として示した半導体装
置の素子分離方法を説明するための断面図である。
【図３】は本発明の一実施の形態として示した半導体装
置の素子分離方法を説明するための断面図である。
【図４】 本発明の一実施の形態として示した半導体装
置の素子分離方法を説明するための断面図である。
【図５】 本発明の一実施の形態として示した半導体装
置の素子分離方法を説明するための断面図である。
【図６】 本発明の一実施の形態として示した半導体装
置の素子分離方法を説明するための断面図である。
【図７】 本発明の一実施の形態として示した半導体装
置の素子分離方法を説明するための断面図である。
【図８】 本発明の一実施の形態として示した半導体装
置の素子分離方法を説明するための断面図である。
【図９】 本発明の一実施の形態として示した半導体装
置の素子分離方法を説明するための断面図である。
【図１０】 本発明の一実施の形態として示した半導体
装置の素子分離方法を説明するための断面図である。
【符号の説明】
１００ 半導体基板 １０２ パッド酸化膜 １０２ａ パッド酸化膜パターン １０４ 第１絶縁膜 １０４ａ 第１絶縁膜パターン １０６ 第２絶縁膜 １０６ａ 第２絶縁膜パターン １０８ 第３絶縁膜 １０８ａ 第３絶縁膜パターン １１０ フォトレジストパターン １１２ トレンチ １１４ 第４絶縁膜 １１４ａ 第４絶縁膜パターン １１５ 突出部 １１６ マスク層 １１６ａ マスクパターン １１８ 素子分離膜

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に第１絶縁膜、第２絶縁膜
    及び第３絶縁膜を順次的に形成する段階と、 前記第１絶縁膜、第２絶縁膜及び第３絶縁膜をパターニ
    ングして前記半導体基板のフィールド領域を露出させる
    第１絶縁膜パターン、第２絶縁膜パターン及び第３絶縁
    膜パターンを形成する段階と、 前記第１絶縁膜パターン、第２絶縁膜パターン及び第３
    絶縁膜パターンを蝕刻マスクとして前記半導体基板を蝕
    刻して前記フィールド領域にトレンチを形成する段階
    と、 前記トレンチが形成された基板全面に蒸着と蝕刻が同時
    に行われるプラズマＣＶＤ法によって前記トレンチを埋
    立しながら前記トレンチを除外した活性領域上に突出部
    を持つ第４絶縁膜を形成する段階と、前記第４絶縁膜上
    にマスク層を形成する段階と、 前記突出部に形成された前記マスク層及び第４絶縁膜の
    一部を蝕刻して活性領域上の前記第４絶縁膜を露出させ
    るマスクパターンを形成する段階と、 前記マスクパターンを蝕刻マスクとして前記露出された
    第４絶縁膜を蝕刻して前記第２絶縁膜パターンを露出さ
    せる第４絶縁膜パターンを形成する段階と、 前記マスクパターンを除去する段階と、 前記第４絶縁膜パターンを前記第１絶縁膜パターンが露
    出される時まで蝕刻する段階と、 前記第１絶縁膜パターンを除去する段階とを含むことを
    特徴とする半導体装置の素子分離方法。
  2. 【請求項２】 前記トレンチを形成する段階で前記第３
    絶縁膜パターンが消耗されて除去されることを特徴とす
    る請求項１記載の半導体装置の素子分離方法。
  3. 【請求項３】 前記プラズマＣＶＤ法はＨＤＰまたはＥ
    ＣＲプラズマを利用したＣＶＤ法であることを特徴とす
    る請求項１記載の半導体装置の素子分離方法。
  4. 【請求項４】 前記マスク層はポリシリコン層で形成さ
    れることを特徴とする請求項１記載の半導体装置の素子
    分離方法。
  5. 【請求項５】 前記第４絶縁膜パターンは湿式蝕刻方法
    によって蝕刻されることを特徴とする請求項１記載の半
    導体装置の素子分離方法。
  6. 【請求項６】 前記第１絶縁膜は窒化膜またはポリシリ
    コン膜で形成されることを特徴とする請求項１記載の半
    導体装置の素子分離方法。
  7. 【請求項７】 前記第２絶縁膜はＳＯＧ膜で形成される
    ことを特徴とする請求項１記載の半導体装置の素子分離
    方法。
  8. 【請求項８】 前記第３絶縁膜はポリマー膜、プラズマ
    ＴＥＯＳ膜、酸化膜及びそれらの組み合わせ中から選択
    された一つで形成されることを特徴とする請求項１記載
    の半導体装置の素子分離方法。
  9. 【請求項９】 前記第１絶縁膜パターンの除去前に、基
    板全面に酸化工程を施す段階を更に含むことを特徴とす
    る請求項１記載の半導体装置の素子分離方法。
JP10001022A 1997-04-30 1998-01-06 半導体装置の素子分離方法 Pending JPH10303290A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019970016809A KR100224700B1 (ko) 1997-04-30 1997-04-30 반도체장치의 소자분리방법
KR199716809 1997-04-30

Publications (1)

Publication Number Publication Date
JPH10303290A true JPH10303290A (ja) 1998-11-13

Family

ID=19504665

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10001022A Pending JPH10303290A (ja) 1997-04-30 1998-01-06 半導体装置の素子分離方法

Country Status (3)

Country Link
US (1) US6071792A (ja)
JP (1) JPH10303290A (ja)
KR (1) KR100224700B1 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6306725B1 (en) * 1997-11-19 2001-10-23 Texas Instruments Incorporated In-situ liner for isolation trench side walls and method
KR100253078B1 (ko) * 1997-12-23 2000-04-15 윤종용 반도체 장치의 트렌치 격리 형성 방법
TW406356B (en) * 1998-08-24 2000-09-21 United Microelectronics Corp A method of manufacturing shallow trench isolation structure
JP2000164690A (ja) * 1998-11-25 2000-06-16 Mitsubishi Electric Corp 半導体装置の製造方法
JP3443358B2 (ja) * 1999-03-24 2003-09-02 シャープ株式会社 半導体装置の製造方法
US6180489B1 (en) * 1999-04-12 2001-01-30 Vanguard International Semiconductor Corporation Formation of finely controlled shallow trench isolation for ULSI process
US6171929B1 (en) * 1999-06-22 2001-01-09 Vanguard International Semiconductor Corporation Shallow trench isolator via non-critical chemical mechanical polishing
US7253047B2 (en) * 1999-09-01 2007-08-07 Micron Technology, Inc. Semiconductor processing methods of forming transistors, semiconductor processing methods of forming dynamic random access memory circuitry, and related integrated circuitry
US6194285B1 (en) * 1999-10-04 2001-02-27 Taiwan Semiconductor Manufacturing Company Formation of shallow trench isolation (STI)
US6207533B1 (en) * 1999-10-08 2001-03-27 Chartered Semiconductor Manufacturing Ltd. Method for forming an integrated circuit
US6242322B1 (en) * 1999-12-03 2001-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming shallow trench isolation filled with high-density plasma oxide layer
US6391729B1 (en) * 2000-03-09 2002-05-21 Advanced Micro Devices, Inc. Shallow trench isolation formation to eliminate poly stringer with controlled step height and corner rounding
US6372605B1 (en) * 2000-06-26 2002-04-16 Agere Systems Guardian Corp. Additional etching to decrease polishing time for shallow-trench isolation in semiconductor processing
KR100375229B1 (ko) * 2000-07-10 2003-03-08 삼성전자주식회사 트렌치 소자분리 방법
US6593210B1 (en) * 2000-10-24 2003-07-15 Advanced Micro Devices, Inc. Self-aligned/maskless reverse etch process using an inorganic film
KR100379612B1 (ko) 2000-11-30 2003-04-08 삼성전자주식회사 도전층을 채운 트렌치 소자 분리형 반도체 장치 및 그형성 방법
KR20020060815A (ko) * 2001-01-12 2002-07-19 동부전자 주식회사 반도체 소자의 얕은 트렌치 분리 형성 방법
US6541349B2 (en) 2001-01-18 2003-04-01 International Business Machines Corporation Shallow trench isolation using non-conformal dielectric and planarizatrion
US6593208B1 (en) * 2001-02-14 2003-07-15 Cypress Semiconductor Corp. Method of uniform polish in shallow trench isolation process
US6586313B2 (en) * 2001-11-29 2003-07-01 Stmicroelectronics S.R.L. Method of avoiding the effects of lack of uniformity in trench isolated integrated circuits
US8932937B2 (en) * 2002-05-20 2015-01-13 Taiwan Semiconductor Manufacturing Co., Ltd Photoresist mask-free oxide define region (ODR)
KR20040038145A (ko) * 2002-10-31 2004-05-08 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
CN107731678B (zh) * 2017-08-24 2020-04-14 长江存储科技有限责任公司 三维存储器的制作方法
CN109461696B (zh) * 2018-10-15 2021-01-01 上海华虹宏力半导体制造有限公司 一种浅沟槽隔离结构的制作方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100213196B1 (ko) * 1996-03-15 1999-08-02 윤종용 트렌치 소자분리

Also Published As

Publication number Publication date
KR100224700B1 (ko) 1999-10-15
KR19980079134A (ko) 1998-11-25
US6071792A (en) 2000-06-06

Similar Documents

Publication Publication Date Title
JPH10303290A (ja) 半導体装置の素子分離方法
US20080318392A1 (en) Shallow trench isolation structure and method for forming the same
KR100315441B1 (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
US6653194B1 (en) Method for forming contact hole in semiconductor device
TW200529317A (en) Semiconductor device with trench isolation structure and method for fabricating the same
JP3645142B2 (ja) 半導体ウエハの処理方法ならびに半導体装置の製造方法
US6271147B1 (en) Methods of forming trench isolation regions using spin-on material
KR100532839B1 (ko) 반도체 제조공정의 샐로우 트렌치 형성방법
JP3053009B2 (ja) 半導体装置の製造方法
KR100954418B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100429555B1 (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
US8932937B2 (en) Photoresist mask-free oxide define region (ODR)
KR20050012584A (ko) 반도체 소자의 소자분리막 형성방법
KR100419873B1 (ko) 반도체소자의 격리방법
KR100303365B1 (ko) 에스오아이 기판의 제조방법
KR100575616B1 (ko) 반도체소자의 무경계 콘택홀 형성방법
KR940009578B1 (ko) 반도체 장치 및 그 제조방법
KR100561974B1 (ko) 반도체 소자의 제조방법
KR100223825B1 (ko) 반도체 소자의 격리영역 형성방법
JPH07335741A (ja) 半導体装置の製造方法
JPH07169760A (ja) 素子分離方法
KR20040002117A (ko) 반도체소자 및 그의 제조방법
KR20040050800A (ko) 반도체 소자의 제조방법
JPH05198567A (ja) 半導体装置の製造方法
JP2001077190A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041019

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050118

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060228

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060608

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20060724

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20060811