CN109461696B - 一种浅沟槽隔离结构的制作方法 - Google Patents

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Abstract

本发明提供了一种浅沟槽隔离结构的制作方法，通过控制浅沟槽内绝缘层的填充厚度，使位于第二浅沟槽内的绝缘层的上表面与位于第一区域与第二区域的衬垫氧化层的上表面齐平，并在绝缘层上形成第二阻挡层及第一光刻胶层，然后去除第一光刻胶层和部分第二阻挡层及部分绝缘层，至暴露出第一阻挡层，且使第二沟槽上保留有第二阻挡层，从而避免了第二沟槽因过研磨而出现凹陷，优化了衬底整体的平坦度。进一步的，由于衬底边缘绝缘层上保留有第二阻挡层，避免了光刻去边工艺造成的衬底边缘裸露所导致的器件良率缺失的问题。而且，本发明可通过控制第一阻挡层与第二阻挡层的厚度，使最后刻蚀停在第一阻挡层，可缩短或省略化学机械研磨过程。

Description

一种浅沟槽隔离结构的制作方法
技术领域
本发明涉及半导体制造领域，特别涉及一种浅沟槽隔离结构的制作方法
背景技术
在现今的集成电路工业中，数以千万的半导体元件可形成在单一晶片中，每一晶片上的元件必须彼此电性绝缘，以不影响其它的元件，半导体元件的绝缘已成为金属氧化物半导体晶体管及双极集成电路技术的重要组成部分。随着半导体元件的高度整合，在元件之间的电性隔离不良的情况下会导致例如漏电流、耗能及影响元件的功能。浅沟槽隔离(Shallow Trench Isolation，STI)是一较佳的电性隔离技术，特别适用于具有高整合度的半导体晶片，并且具有次微米尺寸的浅沟槽隔离结构可有效防止闭锁和穿透现象。
图1a～图1c是现有技术中浅沟槽隔离结构制作工艺流程的结构示意图，请参阅图1a～图1c，现有的一种STI的基本工艺流程包括：如图1a所示，首先，在衬底100上依次沉积衬垫氧化层101、氮化硅阻挡层102，然后光刻形成图案化的光刻胶，通过刻蚀在衬底内形成一定深度的沟槽；然后，如图1b所示，沉积绝缘氧化层103填充沟槽；最后，如图1c所示，用化学机械抛光(CMP)技术去掉表面绝缘氧化层103，使衬底表面平坦化，并形成沟槽隔离区和有源区。
在上述的工艺流程中，衬底表面平坦化的过程中，在沟槽区容易过度研磨造成凹陷(尤其是大块沟槽区)，影响衬底的整体平坦度的同时降低STI的隔离效果。同时，由于在STI光刻时进行衬底边缘曝光工艺，造成衬底边缘的氮化硅阻挡层被刻蚀，由于没有阻挡层，衬底边缘会因过度研磨形成严重下陷导致衬底硅层裸露，甚至严重的可能磨光相邻区域阻挡层损伤到硅层。
发明内容
为解决上述问题，本发明提供一种浅沟槽隔离结构的制作方法，可避免在化学机械研磨过程中，大块沟槽区的凹陷问题及因衬底边缘曝光工艺造成的衬底边缘裸露进而导致的器件良率缺失的问题。
本发明提供一种浅沟槽隔离结构的制作方法，包括：
提供一衬底，所述衬底包括具有间隔的第一区域与第二区域；
在所述衬底上依次形成衬垫氧化层和第一阻挡层；
依次刻蚀所述第一阻挡层、衬垫氧化层及部分衬底，以形成多个浅沟槽，其中所述第一区域内至少形成有一个第一浅沟槽、所述第一区域与所述第二区域之间形成有第二浅沟槽；
在所述第一阻挡层和浅沟槽上形成绝缘层，其中位于所述第二浅沟槽内的绝缘层的上表面与位于所述第一区域与第二区域的所述衬垫氧化层的上表面齐平；
在所述绝缘层上依次形成第二阻挡层和第一光刻胶层；
去除所述第一光刻胶层、第二阻挡层及绝缘层，至暴露出所述第一区域的所述第一阻挡层。
可选的，所述第二阻挡层与所述第一阻挡层之间的厚度差小于或等于500埃。
可选的，形成多个浅沟槽的步骤包括：
在所述第一阻挡层上形成第二光刻胶层；
对所述第二光刻胶层进行曝光与显影，形成图形化的第二光刻胶层；
以图形化的第二光刻胶层为掩膜，依次刻蚀所述第一阻挡层、衬垫氧化层及部分衬底，以形成多个浅沟槽；
去除所述图形化的第二光刻胶层。
可选的，所述衬底还包括第三区域，所述第三区域与所述第一区域相邻且位于所述衬底的边缘。
可选的，所述图形化的第二光刻胶层的形成还包括：对衬底边缘进行曝光与显影，去除所述第三区域内的所述第二光刻胶层。
可选的，通过无曝光整体显影固化的方法形成表面平齐的第一光刻胶层，所述第一光刻胶层为正性光刻胶层，且所述第一光刻胶层覆盖所述第二阻挡层。
可选的，通过干法蚀刻水平均匀刻蚀的方法去除所述第一光刻胶层、部分所述第二阻挡层及部分绝缘层，至暴露出所述第一区域的所述第一阻挡层。
可选的，去除所述第一光刻胶层、部分所述第二阻挡层及部分绝缘层，至暴露出所述第一区域的所述第一阻挡层之后还包括：
去除所述第一阻挡层和第二阻挡层；
去除所述衬垫氧化层。
可选的，所述第一阻挡层和第二阻挡层的材质为氮化硅，所述绝缘层的材质为氧化硅。
可选的，所述第一光刻胶层为负性光刻胶层。
可选的，所述第一光刻胶层覆盖位于所述第二浅沟槽与第三区域上的第二阻挡层。
可选的，去除所述第一光刻胶层、部分所述第二阻挡层及部分所述绝缘层，至暴露出所述第一区域的所述第一阻挡层的步骤包括：
形成图形化的第一光刻胶层；
以所述第一光刻胶层为掩膜刻蚀去除所述第一区域和第二区域上的第二阻挡层及部分绝缘层；
去除所述第一光刻胶层；
对所述衬底进行平坦化处理。
可选的，所述第二阻挡层对所述绝缘层的刻蚀选择比大于2:1
综上所述，本发明提供的浅沟槽隔离结构的制作方法，通过控制浅沟槽内绝缘层的填充厚度，使位于第二浅沟槽内的绝缘层的上表面与位于第一区域与第二区域的衬垫氧化层的上表面齐平，并在绝缘层上形成第二阻挡层及第一光刻胶层，然后去除第一光刻胶层和部分第二阻挡层及部分绝缘层，至暴露出第一阻挡层，且使第二沟槽区上保留有第二阻挡层，从而避免了第二浅沟槽因过研磨而出现凹陷，优化了衬底整体的平坦度。
进一步的，本发明提供的浅沟槽隔离结构的制作方法，由于衬底边缘绝缘层上保留有第二阻挡层，避免了衬底边缘曝光工艺造成的衬底边缘裸露所导致的器件良率缺失的问题。
进一步的，本发明可通过控制第一阻挡层与第二阻挡层的厚度，使最后刻蚀停在第一阻挡层，相对于现有工艺，可缩短或省略化学机械研磨过程。
附图说明
图1a～图1c是现有技术中浅沟槽隔离结构制作工艺流程的结构示意图；
图2是实施例一提供的浅沟槽隔离结构的制作方法的流程图；
图3a至图3f是实施例一提供的浅沟槽隔离结构的制作方法相关步骤所对应的结构示意图；
图4a至图4c是实施例二提供的浅沟槽隔离结构的制作方法相关步骤所对应的结构示意图。
具体实施方式
如背景技术所述，衬底表面平坦化的过程中，在沟槽区容易过度研磨造成凹陷(尤其是大块沟槽区)，影响衬底的整体平坦度的同时降低STI的隔离效果。
另外，当光刻胶涂覆后，在衬底边缘(图示右侧部分)的正反两面都会有光刻胶堆积。边缘的光刻胶一般涂布不均匀，不能得到很好的图形，而且容易发生剥离(Peeling)而影响其它部分的图形，所以需要去除衬底边缘的光刻胶，称为去边工艺(Edge BeadRemove，EBR)。EBR通常包括化学方法(Chemical EBR)和光学方法(Optical EBR)。其中，光学方法即衬底边缘曝光(Wafer Edge Exposure，WEE)，在完成图形的曝光后，用激光曝光衬底边缘，然后在显影或特殊溶剂中溶解去除。由于在STI光刻时进行晶圆边缘曝光工艺，造成衬底边缘的氮化硅阻挡层(作为研磨时的停止层)被刻蚀，导致平坦化工艺研磨到STI底部，使得衬底表面露出。如图1c所示，右侧部的部分绝缘氧化层103已被完全研磨掉，露出下方的衬底，导致器件的良率缺失。
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本发明的限定。
实施例一
图2为本实施例提供的一种浅沟槽隔离结构的制作方法的流程图，如图2所示，本实施例提供的一种浅沟槽隔离结构的制作方法，包括以下步骤：
步骤S01：提供一衬底，所述衬底包括具有间隔的第一区域与第二区域；
步骤S02：在所述衬底上依次形成衬垫氧化层和第一阻挡层；
步骤S03：依次刻蚀所述第一阻挡层、衬垫氧化层及部分衬底，以形成多个浅沟槽，其中所述第一区域内至少形成有一个第一浅沟槽、所述第一区域与所述第二区域之间形成有第二浅沟槽；
步骤S04：在所述第一阻挡层和浅沟槽上形成绝缘层，其中位于所述第二浅沟槽内的绝缘层的上表面与位于所述第一区域与第二区域的所述衬垫氧化层的上表面齐平；
步骤S05：在所述绝缘层上依次形成第二阻挡层和第一光刻胶层；
步骤S06：去除所述第一光刻胶层、部分所述第二阻挡层及部分所述绝缘层，至暴露出所述第一区域的所述第一阻挡层。
图3a至图3f为本实施例提供的浅沟槽隔离结构的制作方法相应步骤对应的结构示意图，请参考图2并结合图3a至图3f，详细说明本实施例提供的一种浅沟槽隔离结构的制作方法：
执行步骤S01，提供一衬底200，所述衬底包含第一区域110、第二区域120及第三区域130。所述衬底200可以是硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)中的至少一种。作为优选，本实施例中衬底200为硅衬底，此处仅为示例，本发明并不限于此。
执行步骤S02，在所述衬底200上依次形成衬垫氧化层201和第一阻挡层202，所述衬垫氧化层201的材质优选为氧化硅，可以采用热氧化法或者采用化学气相沉积工艺形成，所述第一阻挡层202的材质优选为氮化硅，可以采用二氯硅烷和NH3作为前驱体的化学气相沉积工艺或者采用等离子体化学气相沉积工艺形成。
执行步骤S03，在所述第一阻挡层202上涂覆第二光刻胶层，对所述第二光刻胶层进行曝光与显影，形成图形化的第二光刻胶层。其中，由于在光刻胶旋涂过程中，衬底200边缘区域(第三区域)130光刻胶正反两面都会有光刻胶堆积且涂覆不均匀，容易发生剥离(Peeling)而影响其它部分的图形，所以需要在旋涂结束后立即去除衬底200边缘区域的光刻胶，即进行去边工艺(Edge Bead Remove，EBR)。去边工艺通常包括化学方法(ChemicalEBR)和光学方法(Optical EBR)，其中，光学方法即衬底边缘曝光(Wafer Edge Exposure，WEE)，在完成图形的曝光后，用激光曝光衬底边缘，然后在显影或特殊溶剂中溶解去除。本实施例优选采用光学方法对衬底边缘(第三区域130)进行曝光(WEE)工艺，去除所述衬底边缘(第三区域130)的第二光刻胶层。优选的，在形成所述图形化的所述第二光刻胶层的同时对衬底边缘(第三区域130)进行曝光(WEE)工艺。
接着，以图案化的第二光刻胶层为掩膜，依次刻蚀所述第一阻挡层202、所述衬垫氧化层201和部分衬底200，形成数个浅沟槽，如图3a所示。其中所述第一区域110至少形成有一个第一浅沟槽111、所述第一区域110与所述第二区域120之间形成有第二浅沟槽121，其中，为了能有效的防止形成在第一区域101的器件与其他区域器件之间的干扰，所述第二浅沟槽121的宽度大于所述第一浅沟槽111的宽度。由于第三区域130为衬底边缘区域，完成衬底边缘曝光工艺后未有光刻胶覆盖，所以在所述第三区域130上第一阻挡层202和衬垫氧化层201和部分衬底200也会被相应刻蚀，形成第三浅沟槽131。本实施例中定义第三区域130为衬底200边缘2mm范围内的区域。
执行步骤S04，在所述第一阻挡层202和浅沟槽上形成绝缘层203，一般而言，绝缘层203的厚度为第一浅沟槽111及第二浅沟槽121深度的1.2倍至1.5，而本实施中采用沟槽薄填充，即控制填充于所述第二浅沟槽121内的绝缘层203的上表面与所述衬垫氧化层201的上表面齐平，如图3b所示。由于所述第二浅沟槽121的宽度大于所述第一浅沟槽111的宽度，所以填充于所述第一浅沟槽111内的绝缘层203的上表面高于所述衬垫氧化层201的上表面。所述绝缘层203的材质优选为氧化硅，可以采用高密度等离子体化学气相沉积(HDPCVD)工艺形成所述绝缘层。
执行步骤S05，在所述绝缘层203上依次形成第二阻挡层204和第一光刻胶层205。首先，在所述绝缘层203上形成第二阻挡层204，所述第二阻挡层204的材质优选为氮化硅，可以采用与第一阻挡层202相同的工艺形成。其中所述第二阻挡层204与所述第一阻挡层202之间的厚度差小于或等于500埃，如100埃，200埃，300埃等。作为优选，本实施例中所述第二阻挡层204的厚度略小于所述第一阻挡层202的厚度，如所述第二阻挡层204的厚度比所述第一阻挡层202的厚度小200埃，当然所述第二阻挡层204的厚度也可以略大于于所述第一阻挡层202的厚度。由于填充于所述第二浅沟槽121(包括第三浅沟槽131)内的绝缘层203的上表面与所述衬垫氧化层201的上表面齐平，所以位于所述第二浅沟槽121(包括第三浅沟槽131)上的第二阻挡层204的上表面与所述第一阻挡层202的上表面之间的偏差也不超过500埃，具体地，本实施例中位于所述第二浅沟槽121(包括第三浅沟槽131)上的第二阻挡层204的上表面略低于所述第一阻挡层202的上表面，如图3c所示。
然后，在所述第二阻挡层204上形成第一光刻胶层205，所述光刻胶层205优选为正性光刻胶，进行无曝光整体显影固化形成表面齐平的光刻胶层205，其全面覆盖第二阻挡层204且上表面处于平整状态，即位于所述第一区域110、第二区域120(包括第二浅沟槽121)及第三区域130上的光刻胶层205处于同一水平面上，如图3d所示。
执行步骤S06，通过干法蚀刻水平均匀刻蚀的方法去除所述第一光刻胶层205、部分所述第二阻挡层204及部分所述绝缘层203，停止在所述第一区域的第一阻挡层202与第二浅沟槽121(包括第三浅沟槽131)上的第二阻挡层204上表面，如图3e所示，整个衬底200除了小块浅沟槽区域，其他区域都有所述第一阻挡层202和所述第二阻挡层204保护。
现有工艺中，刻蚀绝缘层后会采用化学机械研磨对衬底进行化学机械研磨，停止在阻挡层，但在没有阻挡层覆盖的大块沟槽区(第二浅沟槽121)容易过度研磨造成凹陷，影响衬底的整体平坦度。而本实施例中，在绝缘层203上形成第二阻挡层204，由于位于所述第二浅沟槽121(包括第三浅沟槽131)上的第二阻挡层204的上表面与所述第一阻挡层202的上表面偏差不超过500埃，绝缘层203的刻蚀可以停止在第一绝缘层202和第二阻挡层204形成的停止层。同时可以控制第一阻挡层202和第二阻挡层204的厚度，及配合氢氟酸湿法刻蚀来调整最后绝缘层203的高度，使所述衬底200上剩余各层(第一阻挡层202、第二阻挡层204及绝缘层203)的上表面处于同于水平面上。故本实施例中刻蚀绝缘层203可以省略对衬底的化学机械研磨工艺，或者可以只进行短暂的精细抛光。相对于现有工艺，本实施例可省略或缩短化学机械研磨，同时也避免了由于过度研磨造成的大块沟槽区(第二浅沟槽121)的凹陷。另外，本实施例在绝缘层203上形成第二阻挡层204使衬底200边缘区域(第三浅沟槽131)内的绝缘层203得以保留，避免了衬底边缘区域因化学机械研磨裸露出衬底表面而导致的器件失效。
最后，去除所述第一阻挡层202和第二阻挡层204。其中包括去除所述衬垫氧化层201，最终在衬底200内形成浅沟槽隔离结构。
本发明提供的浅沟槽隔离结构的制作方法，通过控制浅沟槽内绝缘层的填充厚度，使位于第二浅沟槽内的绝缘层的上表面与位于第一区域与第二区域的所述衬垫氧化层的上表面齐平，并在绝缘层上形成第二阻挡层及第一光刻胶层，然后去除第一光刻胶层和部分第二阻挡层及部分绝缘层，至暴露出第一阻挡层，且使第二沟槽上保留有第二阻挡层，从而避免了第二浅沟槽因过研磨而出现凹陷，优化了衬底整体的平坦度。进一步的，本发明提供的浅沟槽隔离结构的制作方法，由于衬底边缘绝缘层上保留有第二阻挡层，避免了衬底边缘曝光工艺造成的衬底边缘裸露所导致的器件良率缺失的问题。另外，本发明可通过控制第一阻挡层与第二阻挡层的厚度，使最后刻蚀停在第一阻挡层，相对于现有工艺，可缩短或省略化学机械研磨过程。
实施例二
本实施例提供的一种浅沟槽隔离结构的制作方法与实施例一不同之处在于：本实施例在形成第二阻挡层204后，首先在所述第二阻挡层204上涂覆负性光刻胶，曝光显影后形成图案化的负性光刻胶层205'如图4a所示，所述负性光刻胶层205'覆盖第二浅沟槽121和第三浅沟槽131，其中，在所述第二阻挡层204上涂覆负性光刻胶后包括对衬底200边缘(第三区域130)进行曝光，利用负性光刻胶曝光处显影保留特性，使得第三区域负性光刻胶整体保留。
然后，以图案化的负性光刻胶层205'刻蚀去除第一区域110和第二区域120上的第二阻挡层204及部分绝缘层203，其中为了使刻蚀停止在绝缘层203，需要采用第二阻挡层204(氮化硅)对所述绝缘层203(氧化硅)高选择比的刻蚀工艺，作为优选，本实施例中，所述第二阻挡层204对所述绝缘层203的刻蚀选择比大于2:1。
接着，去除所述负性光刻胶层205'，如图4b所示。之后，对衬底200上剩余绝缘层203及第一阻挡层202进行化学机械研磨，停止在所述第二阻挡层204，即所述第一阻挡层202与所述第二阻挡层204处于同一水平面，如图4c所示。
最后，刻蚀去除所述第一阻挡层202与所述第二阻挡层204及衬垫氧化层201，在衬底200内形成浅沟槽结构。
本实施例提供的浅沟槽隔离结构的制作方法，通过在绝缘层上形成第二阻挡层，并在第二阻挡层上形成图案化的负性光刻胶，在刻蚀去除第一区域和第二区域上第二阻挡层时保留第二浅沟槽和第三浅沟槽上的第二阻挡层，在进行化学机械研磨时，由于第二阻挡层的保护，使得第二浅沟槽和第三浅沟槽上的绝缘层得以保留，进而避免第二浅沟槽因过研磨而造成的凹陷，及第三浅沟槽上上因过研磨而裸露衬底造成的器件良率缺失。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (12)

1.一种浅沟槽隔离结构的制作方法，其特征在于，包括：
提供一衬底，所述衬底包括具有间隔的第一区域与第二区域，第三区域，所述第三区域与所述第一区域相邻且位于所述衬底的边缘；
在所述衬底上依次形成衬垫氧化层和第一阻挡层；
依次刻蚀所述第一阻挡层、衬垫氧化层及部分衬底，以形成多个浅沟槽，其中所述第一区域内至少形成有一个第一浅沟槽、所述第一区域与所述第二区域之间形成有第二浅沟槽，所述第三区域内形成有第三浅沟槽；
在所述第一阻挡层和浅沟槽上形成绝缘层，其中位于所述第二浅沟槽和所述第三浅沟槽内的绝缘层的上表面与位于所述第一区域与第二区域的所述衬垫氧化层的上表面齐平；
在所述绝缘层上依次形成第二阻挡层和第一光刻胶层；
去除所述第一光刻胶层、部分所述第二阻挡层及部分所述绝缘层，至暴露出所述第一区域的所述第一阻挡层。
2.根据权利要求1所述浅沟槽隔离结构的制作方法，其特征在于，所述第二阻挡层与所述第一阻挡层之间的厚度差小于或等于500埃。
3.根据权利要求1所述浅沟槽隔离结构的制作方法，其特征在于，形成多个浅沟槽的步骤包括：
在所述第一阻挡层上形成第二光刻胶层；
对所述第二光刻胶层进行曝光与显影，形成图形化的第二光刻胶层；
以图形化的第二光刻胶层为掩膜，依次刻蚀所述第一阻挡层、衬垫氧化层及部分衬底，以形成多个浅沟槽；
去除所述图形化的第二光刻胶层。
4.根据权利要求3所述浅沟槽隔离结构的制作方法，其特征在于，所述图形化的第二光刻胶层的形成过程还包括：对衬底边缘进行曝光与显影，去除所述第三区域内的所述第二光刻胶层。
5.根据权利要求1所述浅沟槽隔离结构的制作方法，其特征在于，通过无曝光整体显影固化的方法形成表面平齐的第一光刻胶层，所述第一光刻胶层为正性光刻胶层，且所述第一光刻胶层覆盖所述第二阻挡层。
6.根据权利要求5所述浅沟槽隔离结构的制作方法，其特征在于，通过干法蚀刻水平均匀刻蚀的方法去除所述第一光刻胶层、部分所述第二阻挡层及部分所述绝缘层，至暴露出所述第一区域的所述第一阻挡层。
7.根据权利要求6所述浅沟槽隔离结构的制作方法，其特征在于，去除所述第一光刻胶层、部分所述第二阻挡层及部分所述绝缘层，至暴露出所述第一区域的所述第一阻挡层之后还包括：
去除所述第一阻挡层和第二阻挡层；
去除所述衬垫氧化层。
8.根据权利要求1所述浅沟槽隔离结构的制作方法，其特征在于，所述第一阻挡层和第二阻挡层的材质为氮化硅，所述绝缘层的材质为氧化硅。
9.根据权利要求1所述浅沟槽隔离结构的制作方法，其特征在于，所述第一光刻胶层为负性光刻胶层。
10.根据权利要求9所述浅沟槽隔离结构的制作方法，其特征在于，所述第一光刻胶层覆盖位于所述第二浅沟槽与第三区域上的第二阻挡层。
11.根据权利要求10所述浅沟槽隔离结构的制作方法，其特征在于，去除所述第一光刻胶层、部分所述第二阻挡层及部分所述绝缘层，至暴露出所述第一区域的所述第一阻挡层的步骤包括：
形成图形化的第一光刻胶层；
以所述第一光刻胶层为掩膜刻蚀去除所述第一区域和第二区域上的第二阻挡层及部分绝缘层；
去除所述第一光刻胶层；
对所述衬底进行平坦化处理。
12.根据权利要求11所述浅沟槽隔离结构的制作方法，其特征在于，所述第二阻挡层对所述绝缘层的刻蚀选择比大于2:1。
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* Cited by examiner, † Cited by third party
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CN113140500B (zh) * 2021-04-19 2023-08-22 上海积塔半导体有限公司 半导体结构的制作方法
CN113808922B (zh) * 2021-09-14 2024-03-19 苏州汉天下电子有限公司 晶圆的图形刻蚀方法、薄膜谐振器组件及制备方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100224700B1 (ko) * 1997-04-30 1999-10-15 윤종용 반도체장치의 소자분리방법
US6197660B1 (en) * 1999-04-29 2001-03-06 Taiwan Semiconductor Manufacturing Company Integration of CMP and wet or dry etching for STI
KR100695415B1 (ko) * 2000-12-04 2007-03-15 주식회사 하이닉스반도체 반도체소자의 소자 분리막 형성 방법
KR100451518B1 (ko) * 2002-10-24 2004-10-06 주식회사 하이닉스반도체 얕은 트렌치 소자분리 공정을 이용한 반도체 소자의소자분리방법
JP2004265989A (ja) * 2003-02-28 2004-09-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR100979230B1 (ko) * 2003-06-20 2010-08-31 매그나칩 반도체 유한회사 반도체 소자의 얕은 트랜치 소자분리막 형성방법
KR20050006510A (ko) * 2003-07-09 2005-01-17 매그나칩 반도체 유한회사 반도체소자의 소자분리막 평탄화 방법
KR100619394B1 (ko) * 2004-12-22 2006-09-08 동부일렉트로닉스 주식회사 반도체 소자의 디싱 방지 방법
CN100576492C (zh) * 2006-09-30 2009-12-30 中芯国际集成电路制造(上海)有限公司 形成器件隔离区的方法
JP2008108813A (ja) * 2006-10-24 2008-05-08 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
CN103021926B (zh) * 2012-12-24 2017-04-12 上海华虹宏力半导体制造有限公司 浅沟槽隔离结构的形成方法及存储器的形成方法
CN103227143B (zh) * 2013-04-08 2016-08-24 上海华力微电子有限公司 浅沟槽隔离工艺
CN105161412B (zh) * 2015-08-31 2018-01-26 上海华力微电子有限公司 一种晶圆边缘产品良率的改善方法
CN105280476B (zh) * 2015-09-17 2018-04-06 上海华力微电子有限公司 一种改善晶圆边缘产品良率的方法

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