KR100808378B1 - 반도체 소자의 트렌치 형성 방법 - Google Patents

반도체 소자의 트렌치 형성 방법 Download PDF

Info

Publication number
KR100808378B1
KR100808378B1 KR1020010086326A KR20010086326A KR100808378B1 KR 100808378 B1 KR100808378 B1 KR 100808378B1 KR 1020010086326 A KR1020010086326 A KR 1020010086326A KR 20010086326 A KR20010086326 A KR 20010086326A KR 100808378 B1 KR100808378 B1 KR 100808378B1
Authority
KR
South Korea
Prior art keywords
trench
oxide film
semiconductor substrate
nitride film
forming
Prior art date
Application number
KR1020010086326A
Other languages
English (en)
Other versions
KR20030056159A (ko
Inventor
조경수
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020010086326A priority Critical patent/KR100808378B1/ko
Publication of KR20030056159A publication Critical patent/KR20030056159A/ko
Application granted granted Critical
Publication of KR100808378B1 publication Critical patent/KR100808378B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma

Abstract

반도체 소자의 트렌치를 형성하는 방법에 관한 것으로, 그 목적은 트렌치 내부에 보이드가 발생하는 것을 방지하는 데 있다. 이를 위해 본 발명에서는 반도체 기판의 상면에 질화막을 형성하는 단계; 질화막의 상면에 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 이용하여 노출된 질화막 및 소정깊이의 반도체 기판을 식각하여 트렌치를 형성하는 단계; 트렌치를 포함한 상부 전면에 희생 산화막을 형성하는 단계; 반도체 기판에 마이너스를 인가하고, 이를 아르곤(Ar) 및 헬륨(He) 중의 어느 하나 이상의 플라즈마 상태에 노출시켜 희생 산화막 및 질화막을 일부분 제거하는 단계; 트렌치의 내부를 산화막으로 매입하는 단계; 질화막을 제거하는 단계; 및 반도체 기판에 마이너스를 인가하고, 이를 아르곤(Ar) 및 헬륨(He) 중의 어느 하나 이상의 플라즈마 상태에 노출시켜 트렌치에 매입된 산화막의 상단부 양쪽 모서리를 제거하여 라운딩시키는 단계를 순차적으로 수행함으로써, 트렌치 코너가 더욱 완만해진 상태에서 트렌치 산화막을 형성하여 트렌치의 내부를 매입하고, 또한 트렌치 코너가 라운딩된 형상을 가지도록 한다.
트렌치, 라운딩, 플라즈마

Description

반도체 소자의 트렌치 형성 방법 {Formation method of trench in semiconductor device}
도 1a 내지 도 1d는 본 발명에 따른 트렌치 형성 방법이 도시된 단면도이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 희생산화막을 이용하여 소자분리 영역인 트렌치를 형성하는 방법에 관한 것이다.
일반적으로 반도체 소자를 제조하기 위해서는 첫 단계로서 반도체 기판을 활성영역 및 필드영역으로 구분하는 격리공정을 수행하고, 그 다음, 격리공정을 통해 활성영역으로 정의된 반도체 기판 상에 트랜지스터와 같은 각 개별 소자를 제조한다.
최근 주로 사용되는 반도체 소자의 격리공정으로는 트렌치 격리(STI : shallow trench isolation) 공정이 있다. 트렌치 격리공정에서는 반도체 기판 내에 트렌치를 형성하고 그 내부에 절연물질을 매입시킴으로써 필드영역의 크기를 목적한 트렌치의 크기로 제한한다.
종래의 일반적인 트렌치 형성 방법에서는 건식 식각 방법으로 목적하는 소정 깊이의 반도체 기판을 식각하여 트렌치를 형성하는데, 그 결과 형성된 트렌치 트렌치 가장자리의 모서리 부분인 트렌치 코너는 직각에 가까운 모양을 가진다.
이와 같이 트렌치 코너가 직각에 가까운 모양을 가질 경우 트렌치 산화막의 스텝 커버리지에 한계가 있어 트렌치 내부에 보이드(void)의 형성 없이 트렌치 산화막을 완전하게 매입하는 것이 어려워진다. 이러한 현상은 트렌치의 폭이 좁을수록 심해지므로, 반도체 소자의 고집적화에 따라 트렌치 내부에 보이드가 생기기 쉬워지는 문제점이 있었다.
이와 같이 트렌치 내부에 보이드가 발생하면 트렌치 산화막의 평탄화시 그 보이드가 노출되고, 후속 공정에서 이물질이 보이드로 들어가서 소자의 작동을 방해하는 문제점이 있으며, 이러한 보이드로 인해 누설전류가 증가하여 소자의 오동작을 유발하는 등 소자에 치명적인 악영향을 미치는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 트렌치 내부에 보이드가 발생하는 것을 방지하는 데 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 반도체 기판의 상면에 질화막을 형성하는 단계; 질화막의 상면에 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 이용하여 노출된 질화막 및 소정깊이의 반도체 기판을 식각하여 트렌치를 형성하는 단계; 트렌치를 포함한 상부 전면에 희생 산화막을 형성하는 단계; 반도체 기판에 마이너스를 인가하고, 마이너스가 인가된 반도체 기판을 아르곤(Ar) 및 헬륨(He) 중의 어느 하나 이상의 플라즈마 상태에 노출시켜 희생 산화막 및 질화막을 일부분 제거하는 단계; 및 트렌치의 내부를 산화막으로 매입하는 단계를 순차적으로 수행하는 것을 특징으로 한다.
또한, 트렌치의 내부를 산화막으로 매입한 이후에는, 질화막을 제거한 다음, 반도체 기판에 마이너스를 인가하고, 마이너스가 인가된 반도체 기판을 아르곤(Ar) 및 헬륨(He) 중의 어느 하나 이상의 플라즈마 상태에 노출시켜 상기 트렌치에 매입된 산화막의 상단부 양쪽 모서리를 제거하여 라운딩시키는 것이 바람직하다.
플라즈마를 이용할 때에는 전력을 1000 W 이하로 하는 것이 바람직하다.
희생산화막은 저압화학기상증착(LPCVD) 방법을 이용하여 500Å 이하의 두께로 증착하는 것이 바람직하다.
트렌치의 내부를 산화막으로 매입할 때에는, 트렌치의 내부에 산화막을 형성한 후 화학기계적 연마하여 상면을 평탄화하는 것이 바람직하다.
트렌치의 내부에 산화막을 형성한 후, 또는 화학기계적 연마 후 500℃ 이상의 온도로 1시간 이상의 시간동안 열처리하는 것이 바람직하다.
이하, 본 발명에 따른 트렌치 형성 방법에 대해 도 1a 내지 도 1d를 참조하여 설명한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1)의 상면에 질화막(2)을 형성한 후, 질화막(2)의 상면에 감광막을 도포하고 노광 현상하여 트렌치가 형성될 부분의 감광막만을 제거하여 감광막 패턴을 형성한 다음, 그 감광막 패턴을 마스크로 이용한 사진식각공정을 통해 노출된 질화막(2) 및 목적하는 소정 깊이의 반도체 기판(1)을 식각하여 트렌치(100)를 형성한다.
질화막은 보통 1000Å 이상의 두께로 형성한다.
이어서, 감광막 패턴을 제거하고 세정 공정을 수행한 후, 트렌치의 내부를 포함하여 상부 전면에 희생산화막(3)을 형성한다.
이 때 희생산화막(3)은 저압화학기상증착(LPCVD) 방법을 이용하여 500Å 이하의 두께로 증착하는 것이 바람직하다.
다음, 반도체 기판에 마이너스 바이어스를 인가하고 이를 아르곤(Ar) 또는 헬륨(He) 또는 Ar과 He을 동시에 사용한 플라즈마 상태에 노출시켜 도 1b에 도시된 바와 같이 희생산화막(3) 및 질화막(2)을 일부 제거한다.
이때, Ar 플라즈마 또는 He 플라즈마는 그 특성상 약 45°방향으로 기울어진 상태로 기판을 가격하기 때문에 수평면 보다는 모서리 부분이 더욱 빠르게 식각된다. 따라서, 트렌치 내벽의 측벽에는 희생산화막이 완전히 식각되고 특히 트렌치 코너 부분에는 희생산화막(3) 및 질화막(2)이 식각되어 트렌치 코너의 경사도가 측벽에 비해 더욱 완만해진다.
플라즈마 식각시 전력을 1000 W 이하가 되도록 하여 식각 속도를 낮추어 식각되는 부분이 부드러운 곡선 형상으로 마무리 되도록 하는 것이 바람직하다.
도 1b에는 트렌치 내부의 안쪽 모서리 및 질화막의 상면에 희생 산화막이 잔류해 있으나, 플라즈마에 의한 식각을 과도하게 수행하여 희생 산화막을 남김없이 제거할 수도 있다.
다음, 도 1c에 도시된 바와 같이, 잔류하는 희생산화막(3)을 습식식각으로 제거한 후, 트렌치의 내벽에 라이너 산화막(4)을 형성하고 그 상부에 트렌치 산화막(5)을 형성하여 트렌치 내부를 매입한다. 라이너 산화막(4)은 LPCVD 방법으로 300Å 이하의 두께로 형성하는 것이 바람직하다
이 때, 트렌치 코너의 경사도가 더욱 완만한 형상으로 되어 있으므로, 트렌치 내부에 트렌치 산화막을 형성할 때 보이드 없이 완전하게 매입하기가 더욱 쉬워진다.
이어서, 라이너 산화막(4) 및 트렌치 산화막(5)의 상면을 화학기계적 연마하여 평탄화시킨다.
트렌치 산화막(5)의 형성 후 또는 화학기계적 연마 후 열처리를 수행할 수 있으며, 그 열처리는 500℃ 이상의 온도로 1시간 이상의 시간동안 수행하는 것이 바람직하다.
다음, 도 1d에 도시된 바와 같이, 질화막(2)을 습식식각으로 제거한 후 세정공정을 수행한다.
이어서, 반도체 기판에 마이너스 바이어스를 인가하고 이를 Ar 또는 He 또는 Ar과 He을 동시에 사용한 플라즈마 상태에 노출시켜 라이너 산화막(4) 및 트렌치 산화막(5)의 상단부 양쪽 모서리를 제거한다. 플라즈마 식각시 전력을 1000 W 이하가 되도록 하여 식각 속도를 낮추어 식각되는 부분이 부드러운 곡선 형상으로 마무리 되도록 하는 것이 바람직하다.
이로써, 트렌치 코너가 완만한 경사의 라운딩된 형상을 가지게 된다.
상기한 바와 같이, 본 발명에서는 트렌치 코너가 더욱 완만해진 상태에서 트렌치 산화막을 형성하여 트렌치의 내부를 매입하기 때문에, 보이드 없이 트렌치 산화막을 형성하기가 더욱 쉬워지는 효과가 있다.
따라서, 트렌치 코너에서 누설전류가 발생하는 등의 소자 오동작 원인을 제거하므로 소자의 수율이 향상되는 효과가 있다.
또한, 트렌치 코너가 라운딩된 모양을 가지므로, 후속공정에서 트렌치 코너가 손상을 입는 일이 미연에 방지되는 효과가 있다.

Claims (6)

  1. 반도체 기판의 상면에 질화막을 형성하는 단계;
    상기 질화막의 상면에 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 이용하여 노출된 질화막 및 소정깊이의 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 상부 전면에 희생 산화막을 형성하는 단계;
    상기 반도체 기판에 마이너스 바이어스를 인가하고, 상기 마이너스 바이어스가 인가된 반도체 기판을 아르곤(Ar) 및 헬륨(He) 중의 어느 하나 이상의 플라즈마 상태에 노출시켜 상기 희생 산화막의 적어도 일부 및 상기 질화막의 상단부 모서리부분을 제거하는 단계;
    상기 트렌치의 내부를 산화막으로 매입하는 단계; 및
    상기 질화막을 제거하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 질화막을 제거한 이후에는,
    상기 반도체 기판에 마이너스 바이어스를 인가하고, 상기 마이너스 바이어스가 인가된 반도체 기판을 아르곤(Ar) 및 헬륨(He) 중의 어느 하나 이상의 플라즈마 상태에 노출시켜 상기 트렌치에 매입된 산화막의 상단부 양쪽 모서리를 제거하여 라운딩시키는 단계를 더 포함하는 반도체 소자 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 플라즈마를 이용할 때에는 전력을 1000 W 이하로 하는 반도체 소자 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 희생산화막은 저압화학기상증착(LPCVD) 방법을 이용하여 500Å 이하의 두께로 증착하는 반도체 소자 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 트렌치의 내부를 산화막으로 매입할 때에는, 상기 트렌치의 내부에 산화막을 형성한 후 화학기계적 연마하여 상면을 평탄화하는 반도체 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 트렌치의 내부에 산화막을 형성한 후, 또는 화학기계적 연마 후 500℃ 이상의 온도로 열처리를 수행하는 반도체 소자 제조 방법.
KR1020010086326A 2001-12-27 2001-12-27 반도체 소자의 트렌치 형성 방법 KR100808378B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010086326A KR100808378B1 (ko) 2001-12-27 2001-12-27 반도체 소자의 트렌치 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010086326A KR100808378B1 (ko) 2001-12-27 2001-12-27 반도체 소자의 트렌치 형성 방법

Publications (2)

Publication Number Publication Date
KR20030056159A KR20030056159A (ko) 2003-07-04
KR100808378B1 true KR100808378B1 (ko) 2008-02-27

Family

ID=32214379

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010086326A KR100808378B1 (ko) 2001-12-27 2001-12-27 반도체 소자의 트렌치 형성 방법

Country Status (1)

Country Link
KR (1) KR100808378B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990082160A (ko) * 1996-01-31 1999-11-25 마이클 엘. 린치 집적회로 콘택의 개선된 스텝 커버리지를 위한 패시트 에칭
KR20010004382A (ko) * 1999-06-28 2001-01-15 김영환 개선된 트렌치 소자분리막 형성방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990082160A (ko) * 1996-01-31 1999-11-25 마이클 엘. 린치 집적회로 콘택의 개선된 스텝 커버리지를 위한 패시트 에칭
KR20010004382A (ko) * 1999-06-28 2001-01-15 김영환 개선된 트렌치 소자분리막 형성방법

Also Published As

Publication number Publication date
KR20030056159A (ko) 2003-07-04

Similar Documents

Publication Publication Date Title
JPH05206261A (ja) 集積回路製造において溝分離を行うための平坦化方法
KR100808378B1 (ko) 반도체 소자의 트렌치 형성 방법
KR100319186B1 (ko) 트렌치 격리의 제조 방법
KR20050028618A (ko) 반도체 소자의 소자분리막 형성방법
KR100632034B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100575080B1 (ko) 소자 분리막 형성 방법
KR100478486B1 (ko) 반도체 소자의 트렌치 산화막 형성 방법
KR100826789B1 (ko) 반도체 소자의 트렌치 및 트렌치 형성 방법
KR100829375B1 (ko) 반도체 소자의 트렌치 형성 방법
KR100478484B1 (ko) 반도체 소자의 트렌치 형성 방법
KR100652288B1 (ko) 반도체 소자의 소자 분리막 제조 방법
KR100791769B1 (ko) 반도체 소자의 트렌치 형성 방법
KR100829366B1 (ko) 반도체 소자의 트렌치 및 트렌치 형성 방법
KR20040054095A (ko) 반도체 소자 제조 방법
KR100835111B1 (ko) 반도체 소자의 소자 분리막 형성방법
KR20000051689A (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR100922074B1 (ko) 반도체 소자의 소자 분리막 형성방법
KR100561974B1 (ko) 반도체 소자의 제조방법
KR20030050596A (ko) 반도체장치의 소자분리막 형성 방법
KR20040055351A (ko) 반도체 소자의 제조방법
KR20040003649A (ko) 반도체소자의 평탄화방법
KR20040056430A (ko) 플래시 메모리 소자의 제조 방법
KR20050012583A (ko) 반도체 소자의 소자분리막 형성방법
KR20020054666A (ko) 반도체소자의 소자분리막 형성방법
KR20020054664A (ko) 반도체소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20110120

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee