KR20020066262A - 반도체 소자의 평탄화 방법 - Google Patents

반도체 소자의 평탄화 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 평탄화 방법에 관한 것으로, 특히, STI(Shallow Trench Isolation)공정 중에 형성되는 소자분리영역과 활성영역의 단차를 제거하는 방법으로서, 트렌치가 형성된 반도체 기판 상에 트렌치 매립 산화물을 증착하기 전에 패드질화막을 제거함으로서, 상기 트렌치 매립 산화물을 증착한 후 화학기계적 연마공정 시 소자분리영역과 활성영역의 단차를 제거하여 평탄화 시킬 수 있는 것을 특징으로 하여 반도체 소자의 특성, 신뢰성을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술로 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.

Description

반도체 소자의 평탄화 방법{Method for planation in semiconductor device}
본 발명은 반도체 소자의 평탄화 방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation)공정 중에 형성되는 소자분리영역과 활성영역의 단차를 제거하는 방법으로서, 트렌치가 형성된 반도체 기판 상에 트렌치 매립 산화물을 증착하기 전에 패드질화막을 제거함으로서, 상기 트렌치 매립 산화물을 증착한 후 화학기계적 연마공정 시 소자분리영역과 활성영역의 단차를 제거하여 평탄화 시킬 수 있는 것을 특징으로 하는 반도체 소자의 평탄화 방법에 관한 것이다.
일반적으로, 실리콘기판 상에 트렌지스터와 커패시터등을 형성하기 위하여 실리콘기판에는 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다.
이와 같이, 실리콘기판에 일정한 깊이를 갖는 트렌치를 형성하고서 이 트렌치에 산화막을 증착시킨 후 화학기계적연마공정으로 이 산화막의 불필요한 부분을 식각하므로 소자분리영역을 반도체 기판에 형성시키는 STI(Shallow Trench Isolation)공정이 최근에 많이 이용되고 있다.
도 1a 내지 도 1d는 종래 반도체 소자의 평탄화 방법을 순차적으로 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 패드 산화막(3), 패드 질화막(5) 및 감광막(7)을 순차적으로 증착하여 감광막 패턴을 형성한 후, 상기 감광막 패턴을 사용하여 트렌치 식각 공정에 의해 트렌치(9)가 형성된다.
그리고, 도 1b에 도시된 바와 같이, 상기 트렌치(9)가 형성된 반도체 기판(1) 상에 매립산화막(13)을 증착하여 트렌치(9)를 매립한 후, 패드질화막(5)상부까지 화학기계적 연마 공정을 실시하여 매립산화막(13)을 연마한다.
이때, 상기 화학기계적 연마 공정에 의해 반도체 기판(1)의 가장자리인 "b" 영역의 패드질화막(5)이 센터(center)인 "a" 영역의 패드질화막(5) 보다 더 연마되어 "a"영역과 "b"영역 간에 단차(A)가 발생된다.
그런데, 그 결과로 인하여, 도 1c에 도시된 바와 같이, 후속공정인 게이트 산화막(15) 및 게이트 폴리막(19) 증착 시 반도체 기판(1)의 가장자리인 "b"영역 내의 소자분리영역(c)과 활성영역(d) 간에 상기 "a"영역과 "b"영역간의 형성되었던 단차(A)만큼의 단차(A)가 형성되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 STI(Shallow Trench Isolation)공정 중에 형성되는 소자분리영역과 활성영역의 단차를 제거하는 방법으로서, 트렌치가 형성된 반도체 기판 상에 트렌치 매립 산화물을 증착하기 전에 패드질화막을 제거함으로서, 상기 트렌치 매립 산화물을 증착한 후 화학기계적 연마공정 시 소자분리영역과 활성영역의 단차를 제거하여 평탄화 시킬 수 있는 것이 목적이다.
도 1a 내지 도 1d는 종래 반도체 소자의 평탄화 방법을 순차적으로 나타낸 단면도이다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 평탄화 방법을 순차적으로 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 반도체 기판 110 : 패드산화막
120 : 패드질화막 130 : 감광막
140 : 트렌치 형성부위 150 : 매립산화막
160 : 게이트 산화막 170 : 게이트 폴리막
180 : 소자분리영역 190 : 활성영역
상기 목적을 달성하기 위하여, 본 발명은 반도체 기판 상에 패드산화막 및 패드질화막을 순차적으로 증착한 후, 감광막을 도포하여 감광막 패턴을 형성하는단계와; 상기 감광막 패턴을 이용하여 콘택식각 공정을 진행하여 콘택을 형성한 후, 패드질화막을 제거하고 매립산화막을 증착하는 단계와; 상기 매립산화막 및 패드산화막을 화학기계적 연마 공정을 진행하여 평탄화 시키는 단계와; 상기 매립산화막을 희생산화 공정을 진행한 후, 상기 결과물 상에 게이트 산화막 및 게이트 폴리막을 순착적으로 증착하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 평탄화 방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 평탄화 방법을 순차적으로 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(100) 상에 패드산화막(110) 및 패드질화막(120)을 순차적으로 증착한 후, 콘택 형성부위(140)를 제외하고 감광막(130)을 도포하여 감광막 패턴을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 상기 감광막(130) 패턴을 이용하여 콘택식각 공정을 진행하여 콘택을 형성한 후, 감광막(130) 및 패드질화막(120)을 제거한다.
그리고, 상기 콘택이 충분히 매립되도록 패드산화막(110) 상부까지 매립산화막(150)으로 고밀도 플라즈마 산화막(High Density Plasma Oxide : HDP Oxide)을 이용하여 증착한다.
이때, 상기 매립산화막(150) 증착 시, 고밀도 플라즈마 산화막의 특성으로 상기 결과물의 표면에 따라 소자분리영역은 콘택이 매립되므로 낮게 활성영역은 패드산화막이 있으므로 높게 증착된다.
그리고, 도 2c에 도시된 바와 같이, 상기 패드산화막(110) 상부까지 화학기계적 연마 공정을 실시하여 매립산화막(150) 및 패드산화막(110)을 연마하여 소정의 하부구조를 갖는 반도체 기판(100)을 평탄화 시킨다.
또한, 상기 화학기계적 연마 공정에 의해 반도체 기판(100)의 가장자리인 "b" 영역의 실리콘층이 반도체 기판(100)의 센터(center)인 "a" 영역의 실리콘층 보다 더 연마되어 "a"영역과 "b"영역 간에 "A" 만큼의 단차가 발생된다.
이때, 상기 반도체 기판(100)은 실리콘(Si)으로 구성되어 있으며, 상기 화학기계적 연마 공정 시, 매립산화막(150) 및 패드산화막(110)과 반도체 기판(100)의 구성물질인 실리콘 간의 연마선택비가 1:1로 하여 연마한다.
계속하여, 도 2d에 도시된 바와 같이, 상기 "A"만큼의 단차가 생긴 결과물 상에 게이트 산화막(160) 및 게이트 폴리막(170)을 순착적으로 증착한다.
이때, 상기 반도체 기판(100)의 가장자리인 "b" 영역의 실리콘층이 반도체 기판(100)의 센터(center)인 "a" 영역의 실리콘층 보다 더 연마되어 "a"영역과 "b"영역 간에 "A" 만큼의 단차가 발생되었지만, 반도체 소자를 형성하기 위한 소자분리영역(c)과 활성영역(d) 간은 단차 없이 평탄하게 형성된다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체 소자의 평탄화 방법을 이용하게 되면, STI(Shallow Trench Isolation)공정 중에 형성되는 소자분리영역과 활성영역의 단차를 제거하는 방법으로서, 트렌치가 형성된 반도체 기판 상에 트렌치 매립 산화물을 증착하기 전에 패드질화막을 제거함으로서, 상기 트렌치 매립 산화물을 증착한 후 화학기계적 연마공정 시 소자분리영역과 활성영역의 단차를 제거하여 평탄화 시킬 수 있도록 하는 매우 유용하고 효과적인 발명이다.

Claims (2)

  1. 반도체 기판 상에 패드산화막 및 패드질화막을 순차적으로 증착한 후, 감광막을 도포하여 감광막 패턴을 형성하는 단계와;
    상기 감광막 패턴을 이용하여 콘택식각 공정을 진행하여 콘택을 형성한 후, 패드질화막을 제거하고 매립산화막을 증착하는 단계와;
    상기 매립산화막 및 패드산화막을 화학기계적 연마 공정을 진행하여 평탄화 시키는 단계와;
    상기 매립산화막을 희생산화 공정을 진행한 후, 상기 결과물 상에 게이트 산화막 및 게이트 폴리막을 순착적으로 증착하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  2. 제 1항에 있어서, 상기 화학기계적 연마 공정 시, 매립산화막 및 패드산화막과 반도체 기판의 구성물질인 실리콘 간의 연마선택비가 1:1이 되도록 하여 연마하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
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* Cited by examiner, † Cited by third party
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KR100650137B1 (ko) * 2004-03-08 2006-11-27 함종성 스티로폼 재활용 분쇄기

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