KR100533381B1 - 반도체소자의 소자분리막 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로, 특히 기존의 패드질화막을 패드실리콘막으로 대체하여 반도체기판 내에 트렌치를 형성한 후, 실리콘을 증착하여 트렌치를 매립하여, 에치백 공정을 진행함으로써, 활성영역과 소자분리 영역 간의 단차를 완화할 수 있을 뿐만 아니라, 상기 트렌치의 양끝이 라운딩되어, 반도체소자의 리프레쉬 특성을 개선할 수 있는 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.

Description

반도체소자의 소자분리막 제조방법{Method for forming the Isolation Layer of Semiconductor Device}

본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로, 보다 상세하게는 기존의 패드질화막을 패드실리콘막으로 대체하여 반도체기판 내에 트렌치를 형성한 후, 실리콘을 증착하여 트렌치를 매립하여, 에치백 공정을 진행함으로써, 활성영역과 소자분리 영역 간의 단차를 완화할 수 있을 뿐만 아니라, 상기 트렌치의 양끝이 라운딩되어, 반도체소자의 리프레쉬 특성을 개선하도록 하는 반도체소자의 소자분리막 제조방법에 관한 것이다.

일반적으로, 실리콘기판 상에 트렌지스터와 커패시터등을 형성하기 위하여 실리콘기판에는 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다.

이와 같이, 실리콘기판에 일정한 깊이를 갖는 트렌치를 형성하고서 이 트렌치에 산화막을 증착시킨 후 화학기계적연마공정으로 이 산화막의 불필요한 부분을 식각하므로 소자분리영역을 반도체 기판에 형성시키는 STI(Shallow Trench Isolation)공정이 최근에 많이 이용되고 있다.

종래의 반도체장치에서 트렌치를 형성하여 소자분리막을 형성하는 상태를 개략적으로 설명하면, 실리콘 기판 상에 소정의 두께를 갖고서 절연을 하도록 패드산화막을 적층하고, 그 위에 상,하층간에 보호 역할을 하는 질화막을 적층하고서, 그 위에 감광막을 도포하여서 식각공정을 통하여 트렌치를 형성한다.

그리고, 상기 트렌치가 형성된 부분에 전계효과(Field Effect) 집중으로 인한 누설전류를 방지하기 위하여 트렌치의 내벽면을 산화 성장시켜 트렌치산화막을 형성한 후 소자분리막의 측면부분에 발생되는 모트(Moat)를 방지하기 위하여 라이너산화막(Liner Oxidation)으로 트렌치의 내벽면에 재차 형성하도록 한다.

이어, 상기 트렌치 내부에 HDP 산화막을 이용하여 매립한 후, 화학기계적 연마공정을 진행하여 평탄화 한다.

그런데, 상기와 같은 종래 기술을 이용하게 되면, 상기 희생산화막 형성 시, 트렌치 하부는 희생산화막이 느리게 성장되는 반면 트렌치 측벽의 희생산화막 속도는 빨라 형성된 희생산화막의 두께가 불균일 함으로써, 상기 트렌치 하부와 측벽에 서로 다른 스트레스가 인가되어 반도체 소자의 리프레쉬 특성이 열화되는 문제점이 있었다.

또한, 상기 화학기계적 연마 공정 시, 활성영역과 소자분리 영역 간의 단차가 발생되어 후속공정에 악영향을 끼치는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 반도체소자의 소자분리막 제조방법에 있어서, 기존의 패드질화막을 패드실리콘막으로 대체하여 반도체기판 내에 트렌치를 형성한 후, 실리콘을 증착하여 트렌치를 매립하여, 에치백 공정을 진행함으로써, 활성영역과 소자분리 영역 간의 단차를 완화할 수 있을 뿐만 아니라, 상기 트렌치의 양끝이 라운딩되어, 반도체소자의 리프레쉬 특성을 개선하도록 하는 것이 목적이다.

상기 목적을 달성하기 위하여, 본 발명은 소정의 하부구조를 가지고 있는 반도체기판 상에 패드산화막과 패드실리콘막을 순차적으로 증착하여 다층패드를 형성한 후, 감광막 패턴을 형성하는 단계와; 상기 감광막 패턴을 마스크로 상기 다층패드를 식각하여 다층패드 패턴을 형성한 후, 감광막 패턴을 제거하는 단계와; 상기 다층패드 패턴을 마스크로 반도체기판을 식각하여 트렌치를 형성하는 단계와; 상기 트렌치 측벽에 희생산화막을 형성한 후, 실리콘을 적층하여 트렌치를 매립하고, 실리콘 에치백 공정을 진행하여 활성영역과 소자분리영역을 평탄화하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 소자분리막 제조방법을 제공한다.

본 발명은 상기 다층패드 형성 시, 패드산화막과 패드질화막 및 패드실리콘막을 순차적으로 증착하여 형성하거나, 패드산화막과 패드실리콘막을 순차적으로 증착하여 형성하는 것을 특징으로 한다.

또한, 상기 패드산화막 또는 패드질화막을 후속 실리콘 에치 백 공정 시, 식각정지막으로 사용하여 활성영역과 소자분리영역 간의 단차 없이 평탄화 하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.

도 1 내지 도 4는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위해 순차적으로 나타낸 단면도이다.

도 1에 있어서, 소정의 하부구조를 가지고 있는 반도체기판(100) 상에 다층패드(140)를 형성한 후, 감광막(미도시함)을 도포하여 트렌치가 형성되도록 감광막을 패터닝 한다.

이때, 상기 다층패드(140)는 패드산화막(110)과 패드질화막(120) 및 패드실리콘막(130)을 순차적으로 증착하거나, 패드산화막과 패드실리콘막을 순차적으로 증착하여 형성한다.

또한, 상기 패드질화막(120)은 후속 희생산화막 형성 시, 트렌치 내에 버즈빅이 형성되는 것을 막기 위해 30 ~ 1500Å 두께로 증착하며, 패드실리콘막(130)은 후속 공정에 의해 형성될 트렌치 깊이의 0.8~2배의 두께로 증착한다.

그 후, 상기 패터닝된 감광막(미도시함)을 마스크로 다층패드(140)를 반도체기판 상부까지 식각하여 트렌치 식각부위(150)을 형성한 후, 상기 감광막 패턴을 제거한다.

그리고, 도 2에 도시된 바와 같이, 상기 다층패드(140) 패턴을 마스크로 반도체기판(100)을 식각하여 트렌치(160)를 형성한다.

이때, 상기 트렌치(160) 형성 시, 패드실리콘막(미도시함)도 동시에 식각하여 제거되면서, 트렌치 양끝이 라운딩 되게 형성된다.

이어서, 도 3에 도시된 바와 같이, 상기 트렌치(160) 측벽에 10 ~ 400Å 두께의 희생산화막(170)을 형성한 후, 실리콘(180)을 적층하여 트렌치를 매립한다.

계속하여, 도 4에 도시된 바와 같이, 상기 결과물 상에 패드질화막(미도시함) 또는 패드산화막(110)을 식각장벽으로 이용하여 실리콘 에치백 공정으로 활성영역과 소자분리영역을 단차가 없도록 평탄화함으로써 소자분리막(190)을 형성한다.

따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 소자분리막 제조방법을 이용하게 되면, 기존의 패드질화막을 패드실리콘막으로 대체하여 반도체기판 내에 트렌치를 형성한 후, 산화막 대신에 실리콘을 증착하여 트렌치를 매립하고, 에치백 공정을 진행하여 평탄화 함으로써, 상기 트렌치의 양끝이 라운딩되어, 반도체소자의 리프레쉬 특성을 개선할 뿐만 아니라, 에치백 공정에 의해 활성영역과 소자분리 영역 간의 단차를 완화시키도록 한다.

도 1 내지 도 4는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위해 순차적으로 나타낸 단면도이다.

-- 도면의 주요부분에 대한 부호의 설명 --

100 : 반도체기판 110 : 패드산화막

120 : 패드질화막 130 : 패드실리콘막

140 : 다층패드 150 : 트렌치 식각부위

160 : 트렌치 170 : 희생산화막

180 : 실리콘 190 : 소자분리막

Claims (9)

1. 소정의 하부구조를 가지고 있는 반도체기판 상에 패드산화막과 패드실리콘막을 순차적으로 증착하여 다층패드를 형성한 후, 감광막 패턴을 형성하는 단계와;

   상기 감광막 패턴을 마스크로 상기 다층패드를 식각하여 다층패드 패턴을 형성한 후, 감광막 패턴을 제거하는 단계와;

   상기 다층패드 패턴을 마스크로 반도체기판을 식각하여 트렌치를 형성하는 단계와;

   상기 트렌치 측벽에 희생산화막을 형성한 후, 실리콘을 적층하여 트렌치를 매립하고, 실리콘 에치백 공정을 진행하여 활성영역과 소자분리영역을 평탄화하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
2. 제 1항에 있어서, 상기 패드산화막과 패드실리콘막 사이에 패드 질화막을 더 증착하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
3. 삭제
4. 제 2항에 있어서, 상기 패드질화막은 실리콘 에치백 공정 시, 식각정지막으로 사용되는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
5. 제 1항에 있어서, 패드산화막은 실리콘 에치백 공정 시, 식각정지막으로 사용되는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
6. 제 2항에 있어서, 상기 패드질화막은 30 ~ 1500Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
7. 제 1항에 있어서, 상기 패드실리콘막은 트렌치 깊이의 0.8~2배의 두께로 증착하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
8. 제 1항에 있어서, 상기 트렌치 식각 시, 패드실리콘막도 식각되어 제거되는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
9. 제 1항에 있어서, 상기 희생산화막 형성 시, 10 ~ 400Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.