KR100637095B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 HDP-CVD에 의한 갭매립 시 웨이퍼 전체의 막 균일도를 향상시키면서 증착시간을 감소시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명은 갭이 구비된 반도체 기판을 준비하는 단계; 제1고밀도플라즈마화학기상증착에 의한 제1산화막 증착과 제2고밀도플라즈마화학기상증착에 의한 제2산화막 증착을 순차적으로 진행하여 상기 갭을 매립하되, 상기 제2고밀도플라즈마화학기상증착시 상기 제1고밀도플라즈마화학기상증착시보다 높은 개스 플로우가 적용되도록 하고 1 내지 500W의 바이어스를 인가시켜 제2산화막을 증착하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
HDP-CVD, 갭매립, 개스 플로우, 층간절연막, 소자분리막

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성공정을 순차적으로 나타낸 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성시 웨이퍼 상에 증착된 막의 프로파일을 3차원적으로 나타낸 도면.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 패드 산화막
12 : 패드 질화막 13 : 트렌치
14A, 14B : 산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 HDP-CVD 장비를 이용한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따른 패턴의 미세화에 대응하기 위하여, 예컨대 STI(Shallow Trench Isolation) 공정에 의한 소자분리막 형성 및 도전층 사이를 절연하는 층간절연막 형성 시에, 고밀도플라즈마-화학기상증착(High Density Plasma-Chemical Vapor Deposition; HDP-CVD)를 이용하여 갭매립(gap-fill)을 수행하며, 이때 보이드(void)가 형성되지 않도록 비교적 낮은 개스 플로우(low gas flow)를 적용하고 있다.
그러나, HDP-CVD에 의한 갭매립 시 낮은 개스 플로우를 적용하게 되면, 스퍼터링(sputtering) 효과와 낮은 개스 플로우로 인하여, 웨이퍼의 에지부에 비해 중앙부에서 막이 얇게 형성되어 웨이퍼 전체의 막 균일도(uniformity)를 저하시킴으로써 후속 공정에 악영향을 미치게 된다. 또한, 낮은 개스 플로우에 의해 증착시간이 길어지게 되면서 TAT를 증가시키게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, HDP-CVD에 의한 갭매립 시 웨이퍼 전체의 막 균일도를 향상시키면서 증착시간을 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 갭이 구비된 반도체 기판을 준비하는 단계; 제1고밀도플라즈마화학기상증착에 의한 제1산화막 증착과 제2고밀도플라즈마화학기상증착에 의한 제2산화막 증착을 순차적으로 진행하여 상기 갭을 매립하되, 상기 제2고밀도플라즈마화학기상증착시 상기 제1고밀도플라즈마화학기상증착시보다 높은 개스 플로우가 적용되도록 하고 1 내지 500W의 바이어스를 인가시켜 제2산화막을 증착하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
바람직하게, 상기 제1고밀도플라즈마화학기상증착 시 압력은 1.5 mTorr로 유지하고, 소오스 개스로서 O2/SiH4를 사용하되 상기 O2/SiH4 의 비율은 1.2 내지 1.8로 유지하는 것을 특징으로 한다.
또한, 상기 제2고밀도플라즈마화학기상증착 시 압력은 3 내지 4.5 mTorr로 유지하고, 소오스 개스로서 O2/SiH4를 사용하되 상기 O2/SiH4 의 비율은 1.2 내지 1.8로 유지하는 것을 특징으로 한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 소자분리막 형성공정을 순차적으로 나타낸 단면도이고, 도 2a 내지 도 2c는 소자분리막 형성시 웨이퍼 상에 증착된 막의 프로파일을 3차원적으로 나타낸 도면이다.
도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 패드 산화막(11)과 패드 질화막(12)을 순차적으로 증착하고, 기판(10)의 일부가 노출되도록 패터닝한다. 그 다음, 패터닝된 패드 질화막(12)과 패드 산화막(11)을 마스크로하여 노출된 기판(10)의 식각하여 소정 깊이의 트렌치(13)를 형성한다.
도 1b에 도시된 바와 같이, 트렌치(13)를 매립하도록 기판 전면 상에 소오스 개스로서 O2/SiH4를 사용하고 보이드 형성에 영향을 미치지 않을 정도의 두께가 될 때까지 비교적 낮은 개스 플로우를 적용하는 제 1 HDP-CVD에 의해 제 1 산화막 (14A)을 증착한다. 바람직하게, O2/SiH4의 비율은 1.2 내지 1.8로 유지하고, 낮은 개스 플로우가 유지되도록 압력은 1.5 mTorr로 유지한다. 이때, 웨이퍼 상에 증착된 제 1 산화막(14A)의 프로파일은 도 2a에 나타낸 바와 같이, 에지부에 비해 중앙부에서 막 두께가 얇게 나타난다.
도 1c에 도시된 바와 같이, 소오스 개스로서 O2/SiH4 개스를 사용하고 제 1 HDP-CVD에 비해 개스 플로우를 증가시킨 높은 개스 플로우를 적용한 제 2 HDP-CVD에 의해 제 1 산화막(14A) 상부에 제 2 산화막을 증착하여 웨이퍼 전체에서 막 균일도가 우수한 산화막(14B)을 형성한다. 바람직하게, O2/SiH4의 비율은 제 1 HDP-CVD와 마찬가지로 1.2 내지 1.8로 유지하고, 압력은 높은 개스 플로우가 적용되도록 3 내지 4.5 mTorr로 유지하며, 웨이퍼 중앙부에서 더 두껍게 형성되도록 바이어스(bias)를 인가시키지 않거나 500W 이하로 낮게 인가하도록 한다.
즉, 웨이퍼 상에 증착된 제 2 산화막의 프로파일은 높은 개스 플로우에 의해 도 2b에 나타낸 바와 같이 에지부에 비해 중앙부에서 막 두께가 두껍게 나타나게 되어, 제 1 산화막(14A) 상에 제 2 산화막을 형성하게 되면 최종 산화막(14B)의 프로파일이 도 2c에 나타낸 바와 같이 웨이퍼 전체에서 균일하게 나타나게 된다.
그 후, 도시되지는 않았지만, 화학기계연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정을 수행하여 소자분리막을 형성한다.
상기 실시예에 의하면, HDP-CVD에 의한 갭매립시 낮은 개스 플로우와 높은 개스 플로우를 각각 적용하여 상반되는 프로파일의 이중막으로 막을 증착함으로써, 보이드를 형성하는 것 없이 웨이퍼 전체의 막 균일도를 향상시킬 수 있으므로 후속 공정을 유리하게 수행할 수 있게 된다. 또한, 낮은 개스 플로우를 일부만 적용하기 때문에 종래에 비해 TAT(Turn Around Time)도 감소시킬 수 있게 된다.
한편, 상기 실시예에서는 소자분리막 형성에 대해서만 설명하였지만, 층간절연막 형성에도 동일하게 적용할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 HDP-CVD에 의한 갭매립 시 웨이퍼 전체의 막 균일도를 향상시킬 수 있을 뿐만 아니라 증착시간을 감소시킬 수 있으므로, 소자의 수율 및 신뢰성을 향상시킬 수 있다.

Claims (6)

  1. 갭이 구비된 반도체 기판을 준비하는 단계; 및
    제1고밀도플라즈마화학기상증착에 의한 제1산화막 증착과 제2고밀도플라즈마화학기상증착에 의한 제2산화막 증착을 순차적으로 진행하여 상기 갭을 매립하되, 상기 제2고밀도플라즈마화학기상증착시 상기 제1고밀도플라즈마화학기상증착시보다 높은 개스 플로우가 적용되도록 하고 1 내지 500W의 바이어스를 인가시켜 제2산화막을 증착하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1고밀도플라즈마화학기상증착 시 압력은 1.5 mTorr로 유지하고, 소오스 개스로서 O2/SiH4를 사용하되 상기 O2/SiH4 의 비율은 1.2 내지 1.8로 유지하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제2고밀도플라즈마화학기상증착 시 압력은 3 내지 4.5 mTorr로 유지하고, 소오스 개스로서 O2/SiH4를 사용하되 상기 O2/SiH4 의 비율은 1.2 내지 1.8로 유지하는 것을 특징으로 하는 반도체소자의 제조 방법.
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