KR100678481B1 - 반도체소자의 트렌치 소자분리 방법 - Google Patents

반도체소자의 트렌치 소자분리 방법 Download PDF

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Abstract

본 발명은 반도체소자의 트렌치 소자분리 방법에 관해 개시한다. 이 발명은 반도체기판의 소정영역에 트렌치를 형성하는 것을 구비한다. 제 1고밀도 플라즈마 화학기상증착 공정을 사용하여 상기 트렌치의 바닥 및 측벽을 덮는 하부 소자분리막을 형성한다. 제 2고밀도 플라즈마 화학기상증착 공정을 사용하여 상기 하부 소자분리막 상에 상기 트렌치의 일부를 채우는 상부 소자분리막을 형성한다. 상기 상부 소자분리막은 상기 하부 소자분리막에 대하여 서로 다른 습식식각선택비를 갖는다. 상기 트렌치 측벽 상의 상, 하부 소자분리막을 습식식각하여 제 1소자분리 패턴을 형성한다.
상기한 구성에 의하면, 본 발명은 트렌치 소자분리막으로 산화막 식각용액에 대한 습식식각선택비가 서로 다른 고밀도 플라즈마 박막들을 증착하고 나서, 상기 트렌치 소자분리막을 습식식각하는 것을 반복 시행함으로써, 트렌치의 측벽에 형성된 산화막을 완전히 제거하여 트렌치들 간의 스페이서를 확보할 뿐만 아니라 종횡비를 개선할 수 있다.

Description

반도체소자의 트렌치 소자분리 방법{Trench isolation method of semiconductor device}
도 1 및 도 2는 종래의 트렌치 소자분리 방법을 설명하기 위한 공정별 단면도.
도 3 내지 도 9는 본 발명의 실시 예에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도.
도 10은 본 발명의 실시 예에 사용되는 고밀도 플라스마 화학기상증착(high density plasma chemical vapor deposition) 장치를 보여주는 개략도.
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 구체적으로는 반도체소자의 트렌치 소자분리 방법에 관한 것이다.
최근 반도체소자가 고집적화됨에 따라, 소자분리를 위한 트렌치의 종횡비(aspect ratio)가 증가하는 추세이다. 그러나, 상기 종횡비의 증가는 상기 트렌치를 보이드(void) 없는 절연막으로 채우는 것을 점점 어렵게 한다. 따라서, 최근에 우수한 갭 충진(gap filling) 특성을 보이는 고밀도플라즈마 화학기상증착(high density plasma chemical vapor deposition; HDPCVD) 기술이 고집적 반도체소자의 트렌치 소자분리막 형성에 적용되고 있다.
도 1 및 도 2는 종래의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 1에 도시된 바와 같이, 반도체기판(11) 상에 패드 산화막 및 패드 질화막을 차례로 형성한다. 상기 패드 산화막은 열산화막으로 형성할 수 있다. 상기 패드 질화막은 실리콘질화막 또는 실리콘산질화막으로 형성할 수 있다. 상기 패드 질화막 및 패드 산화막을 연속적으로 패터닝하여 상기 반도체기판(11)의 소정영역을 노출시키면서 차례로 적층된 패드산화패턴(13) 및 패드질화패턴(15)을 형성한다. 이어, 상기 패드질화패턴(15)을 식각 마스크로 사용하여 상기 반도체기판을 이방성 식각하여 트렌치들(16)을 형성한다. 상기 트렌치들(16)은 기판의 셀 활성영역(12)을 한정한다. 상기 트렌치들(16)을 갖는 반도체기판을 열산화시키어 상기 트렌치들(16)의 내벽들에 측벽 산화막(17)을 형성한다. 상기 측벽 산화막(17)을 갖는 반도체기판의 전면에 콘포말한 라이너(liner;19)를 형성한다. 상기 라이너(19)는 실리콘질화막으로 형성할 수 있다.
그 다음, 상기 라이너(19)를 갖는 기판에 고밀도 플라즈마 화학기상증착 기술을 수행하여 상기 트렌치들(16)을 매립하는 소자분리막(21)을 형성한다. 상기 고밀도 플라즈마 화학기상증착 기술에 의한 상기 소자분리막(21) 형성공정은 번갈아가면서 반복적으로(alternately and repeatedly) 실시되는 증착공정 및 스퍼터 식각공정을 포함한다. 이때, 상기 증착 및 상기 스퍼터 식각공정이 반복되는 경우, 상기 트렌치들(16)의 상부 측벽에 오버행(overhang)이 발생한다. 상기 오버행(overhang)은 상기 트렌치들(16) 내에 보이드(void)를 발생시킬 수 있다. 따라서, 이러한 보이드 발생을 막아 트렌치들(16) 내부의 갭필력을 향상시키고자, 도 2에 도시된 바와 같이, 상기 고밀도 플라즈마 화학기상증착 기술을 통해 얻은 소자분리막을 식각하여 상기 트렌치들(16) 측벽에 형성된 소자분리막을 완전히 제거한다. 상기 트렌치들(16) 내벽에 형성된 소자분리막 제거를 통해 트렌치들(16) 내부 스페이서를 어느 정도 확보할 수 있다. 그 결과, 상기 트렌치들(16) 바닥 및 패드질화패턴(15) 상부에 소자분리 패턴(22)이 형성될 수 있다. 이때, 상기 트렌치들(16) 상부 측벽에는 상기 소자분리막이 전부식각되어 상기 라이너(19)가 노출될 수 있다. 상기 고밀도 고밀도 화학기상증착 기술을 통한 소자분리막 형성 및 식각 공정은 반복 시행될 수 있다.
상술한 고밀도 플라즈마 화학기상증착 및 식각공정을 반복적으로 진행하는 방법이 미국특허 US 6,531,377호에 "연속적인 HDP-CVD를 이용한 고종횡비 갭필 방법(METHOD FOR HIGH ASPECT RATIO GAP FILL USING SEQUENTIAL HDP-CVD)" 라는 제목으로 안드레아스 등(Andreas et al.)에 의해 개시된 바 있다. 안드레아스 등에 따르면, 격리 트렌치(isolation trench)는 여러 연속적 이방성 절연물질 HDP-CVD증착 공정을 사용하여 갭필된다. 상기 증착공정 후에 수반되는 이방성 식각공정은 트렌치(211) 측벽으로부터 절연물질(216/226/230)을 제거한다.
그러나, 상술한 고밀도 플라즈마 화학기상증착 및 식각공정을 반복적으로 진행하는 경우, 트렌치들 내벽에 형성된 고밀도 플라즈마 박막 제거를 통해 트렌치 내부 스페이서 확보는 어느 정도 가능하지만, 종횡비(Aspect ratio) 감소 효과는 매우 적다. 따라서, 트렌치 소자분리에 있어서, 종횡비를 감소할 수 있는 방법에 대한 연구가 요구되고 있다.
따라서, 상기 문제점을 해결하고자, 본 발명이 이루고자 하는 기술적 과제는 트렌치 종횡비를 감소시킬 수 있는 반도체소자의 트렌치 소자분리 방법을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 본 발명은 트렌치 소자분리 방법을 제공한다. 상기 방법은 반도체기판의 소정영역에 트렌치를 형성하는 것을 구비한다. 제 1고밀도 플라즈마 화학기상증착 공정을 사용하여 상기 트렌치의 바닥 및 측벽을 덮는 하부 소자분리막을 형성한다. 제 2고밀도 플라즈마 화학기상증착 공정을 사용하여 상기 하부 소자분리막 상에 상기 트렌치의 일부를 채우는 상부 소자분리막을 형성한다. 상기 상부 소자분리막은 상기 하부 소자분리막에 대하여 서로 다른 습식식각선택비를 갖는다. 상기 트렌치 측벽 상의 상, 하부 소자분리막을 습식식각하여 제 1소자분리 패턴을 형성한다.
본 발명의 몇몇 실시 예에 있어서, 상기 반도체기판 상에 패드산화패턴 및 패드질화패턴을 차례로 형성할 수 있다. 상기 패드질화패턴을 식각마스크로 사용하여 상기 반도체기판을 선택적으로 식각하는 트렌치를 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 제 1고밀도 플라즈마 화학기상증착 공정은 제 2고밀도 플라즈마 화학기상증착 공정보다 낮은 온도에서 진행할 수 있다.
또 다른 실시 예에 있어서, 상기 하부 소자분리막을 형성하는 것은 고밀도 플라즈마 화학기상증착 반응챔버 내의 기판지지대에 상기 트렌치를 갖는 기판을 제공하는 것을 포함한다. 상기 반응챔버의 외부에 설치된 유도코일에 플라즈마 파워를 인가하고, 상기 기판지지대에 3000W 내지 4000W의 바이어스 파워(bias power)를 인가하며, 상기 기판의 온도를 200℃ 내지 500℃로 조절하고, 상기 반응챔버에 실리콘소스 가스(silicon source gas), 불활성 가스, 및 제 1 반응 가스를 공급할 수 있다. 상기 실리콘소스 가스(silicon source gas)는 SiH4 이고, 상기 불활성 가스는 헬륨(He) 가스 또는 아르곤(Ar) 가스이며, 상기 제 1 반응 가스는 H2 및 O2 중에서 선택된 적어도 하나일 수 있다.
또 다른 실시 예에 있어서, 상기 하부 소자분리막은 100∼300nm 두께로 형성할 수 있다. 상기 하부 소자분리막은 상기 트렌치의 측벽을 10∼50nm 두께로 덮도록 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 상부 소자분리막을 형성하는 것은 고밀도 플라즈마 화학기상증착 반응챔버 내의 기판지지대에 상기 트렌치를 갖는 기판을 제공하고, 상기 반응챔버의 외부에 설치된 유도코일에 플라즈마 파워를 인가하고, 상기 기판지지대에 3000W 내지 6000W의 바이어스 파워(bias power)를 인가하며, 상기 기판의 온도를 600℃ 내지 800℃로 조절하고, 상기 반응챔버에 실리콘소스 가스(silicon source gas), 불활성 가스, 및 제 2 반응 가스를 공급할 수 있다. 상기 실리콘소스 가스(silicon source gas)는 SiH4 이고, 상기 불활성 가스는 헬륨(He) 가스 또는 아르곤(Ar) 가스이며, 상기 제 2 반응 가스는 H2, O2 및 NH3 중에서 선택된 적어도 하나일 수 있다.
또 다른 실시 예에 있어서, 상기 제 1소자분리 패턴을 형성한 후에, 상기 제 1소자분리 패턴을 갖는 반도체기판 상에 소자분리막을 형성하는 것을 더 포함할 수 있다. 이어서, 상기 소자분리막을 평탄화하여 상기 트렌치를 채우는 제 2소자분리 패턴을 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 상부 소자분리막은 상기 하부 소자분리막보다 낮은 습식식각율을 가질 수 있다.
또 다른 실시 예에 있어서, 상기 상부 소자분리막 및 하부 소자분리막의 습식식각율들은 각각 산화막 식각용액에서 300∼350Å/min 및 400∼450Å/min일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다.
도 3 내지 도 9는 본 발명의 실시 예에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도이다. 또한, 도 10은 본 발명의 실시 예들에 사용되는 고밀도플라즈마 화학기상증착 챔버를 보여주는 개략도(schematic view)이다. 첨부된 도면을 참고로 하여 본 발명의 실시 예에 따른 트렌치 소자분리 방법들을 설명하기로 한다.
도 3에 도시된 바와 같이, 반도체기판(51) 상에 패드 산화막 및 패드 질화막 을 차례로 형성한다. 상기 패드 산화막은 열산화막으로 형성할 수 있다. 상기 패드 질화막은 실리콘질화막 또는 실리콘산질화막으로 형성할 수 있다. 상기 패드 질화막 및 패드 산화막을 연속적으로 패터닝하여 상기 반도체기판(51)의 소정영역을 노출시키면서 차례로 적층된 패드산화패턴(53) 및 패드질화패턴(55)을 형성한다. 이어서, 상기 패드질화패턴(55)을 식각 마스크로 사용하여 상기 반도체기판(50)을 이방성 식각하여 트렌치들(56)을 형성한다. 상기 트렌치들(56)은 기판의 셀 활성영역(52)을 한정한다.
그 다음, 상기 트렌치들(56)을 갖는 반도체기판을 열산화시키어 상기 트렌치들(56)의 내벽들에 측벽 산화막(57)을 형성할 수 있다. 즉, 상기 측벽 산화막(57)은 열 산화 방법에 의한 실리콘산화막으로 형성할 수 있다. 상기 측벽 산화막(57)은 상기 이방성 식각공정 동안 상기 반도체기판의 디펙트(defect)을 치유해주는 역할을 할 수 있다. 상기 측벽 산화막(57)을 갖는 반도체기판 전면에 콘포말한 라이너(59)를 형성할 수 있다. 상기 라이너(59)는 실리콘질화막, 실리콘산질화막, 실리콘산화막, 또는 이들의 조합 막으로 형성할 수 있다.
도 4에 도시된 바와 같이, 상기 라이너(59)를 갖는 반도체기판 상에 제 1 고밀도플라즈마 화학기상증착기술을 이용하여 하부 소자분리막(61)을 형성한다. 상기 하부 소자분리막(61)은 100∼300nm 두께로 갖되, 상기 트렌치들(56)의 측벽은 10∼50nm 두께로 얇게 덮도록 형성할 수 있다. 상기 하부 소자분리막(61)은 하기와 같은 공정조건을 갖는 제 1고밀도 플라즈마 화학기상증착기술을 이용하여 산화막 식각용액에서 400∼450Å/min 습식식각되는 특성을 가지는 제 1 고밀도플라즈마 산화 막(first HDP oxide)으로 형성할 수 있다.
상기 하부 소자분리막(61)은 도 10에 도시된 고밀도플라즈마 화학기상증착 장치 내에서 형성할 수 있다. 상기 고밀도 고밀도플라즈마 화학기상증착 장치는, 도 10에 도시된 바와 같이, 반응챔버(90), 기판지지대(substrate support; 93), 냉각배관(94), 가스배관(96), 바이어스 파워 공급 장치(95), 유도코일(induction coil; 97), 및 플라즈마 파워 공급 장치(98)를 구비한다. 상기 기판지지대(93)는 상기 반응챔버(90)의 내부에 장착된다. 상기 기판지지대(93)는 상기 반도체기판(51)을 고정해주는 역할을 할 수 있다. 상기 기판지지대(93)는 ESC(electro static chuck)를 사용할 수 있다. 상기 냉각배관(94)은 상기 기판지지대(93) 내부에 설치되며, 냉각제에 의해 상기 반도체기판의 온도를 조절하는 역할을 한다. 상기 냉각제로는 헬륨(He) 가스, 아르곤(Ar) 가스, 및 네온(Ne) 가스와 같은 불활성 가스 등을 이용할 수 있다. 상기 바이어스 파워 공급 장치(95)는 상기 기판지지대(93)에 전기적으로 연결되어 바이어스 파워(bias power)를 공급하는 역할을 수행할 수 있다. 상기 가스배관(96)은 상기 반응챔버(90)에 장착되어 실리콘소스 가스(silicon source gas), 불활성 가스, 및 반응 가스를 공급하는 역할을 수행할 수 있다. 상기 유도코일(induction coil; 97)은 상기 반응챔버(90)의 외부에 부설된다. 상기 플라즈마 파워 공급 장치(98)는 상기 유도코일(97)에 전기적으로 연결되어 플라즈마 파워(plasma power)를 공급하는 역할을 수행할 수 있다.
상기 제 1 고밀도플라즈마 화학기상증착기술을 이용하여 상기 하부소자분리막(61)을 형성하는 공정은 상기 기판지지대(93)에 상기 트렌치들(56)을 갖는 반도 체기판을 제공하는 것을 포함할 수 있다. 상기 유도코일(97)에 5000W 내지 10000W 의 플라즈마 파워(plasma power)를 인가할 수 있다. 또한, 상기 기판지지대(93)에 3000W 내지 4000W 의 바이어스 파워(bias power)를 인가할 수 있다. 상기 가스배관(96)을 통하여 상기 반응챔버(90)에 실리콘소스 가스(silicon source gas), 불활성 가스, 및 제 1 반응 가스를 공급할 수 있다. 상기 실리콘소스 가스(silicon source gas)는 SiH4 일 수 있다. 상기 불활성 가스는 헬륨(He) 가스 또는 아르곤(Ar) 가스일 수 있다. 상기 제 1 반응 가스는 H2 및 O2 중에서 선택된 적어도 하나일 수 있다. 이 경우에, 상기 반도체기판(51)의 온도는 200℃ 내지 500℃로 조절하는 것이 바람직하다.
상기 반도체기판(51)은 상기 플라즈마 파워 및 상기 바이어스 파워에 의하여 고온으로 가열될 수 있다. 상기 반도체기판(51)의 온도 조절은 상기 기판지지대(93)의 내부에 설치된 상기 냉각배관(94)에 냉각제를 공급하여 수행할 수 있다. 예를 들면, 상기 기판지지대(93)에 3300W 의 바이어스 파워(bias power)를 인가하고, 상기 반도체기판(51)의 온도를, 바람직하게는, 350℃로 조절할 수 있다. 그 결과, 상기 라이너(59)를 갖는 반도체기판 전면에 상기 하부 소자분리막(61)을 콘포말하게 덮도록 형성할 수 있다.
상기 하부 소자분리막(61)을 갖는 반도체기판 상에 상부 소자분리막(63)을 형성한다. 상기 상부 소자분리막(63)은 제 2 고밀도 플라즈마 화학기상증착기술(second HDPCVD)을 이용하여 상기 트렌치들(56)을 채우도록 형성할 수 있다. 상기 상부 소자분리막(63)은 산화막 식각용액에서의 습식식각비가 상기 하부 소자분리막(61)에 비해 더 느린 특성을 갖도록 형성할 수 있다. 구체적으로, 상기 상부 소자분리막(63)은 하기와 같은 공정조건을 갖는 제 2고밀도 플라즈마 화학기상증착기술을 이용하여 산화막 식각용액에서 300∼350Å/min 습식식각되는 특성을 가지는 제 2 고밀도플라즈마 산화막으로 형성할 수 있다. 상기 상부 소자분리막(63)은 상기 측벽 두께에 비해 상대적으로 바닥두께를 더 두껍게 형성할 수 있다. 상기 상부 소자분리막(63)은 상기 하부 소자분리막(61)의 측벽을 10nm 두께 이하로 얇게 덮도록 형성할 수 있다.
상기 제 2 고밀도 플라즈마 화학기상증착기술을 이용하여 상기 상부 소자분리막(63)을 형성하는 공정은, 도 10에 도시된 고밀도플라즈마 화학기상증착 장치 내의 상기 기판지지대(93)에 상기 하부 소자분리막(61)을 갖는 반도체기판을 제공하는 것을 포함할 수 있다. 상기 유도코일(97)에 5000W 내지 10000W 의 플라즈마 파워(plasma power)를 인가할 수 있다. 또한, 상기 기판지지대(93)에 3000W 내지 6000W 의 바이어스 파워(bias power)를 인가할 수 있다. 상기 가스배관(96)을 통하여 상기 반응챔버(90)에 실리콘소스 가스(silicon source gas), 불활성 가스, 및 제 2 반응 가스를 공급할 수 있다. 상기 실리콘소스 가스(silicon source gas)는 SiH4 일 수 있다. 상기 불활성 가스는 헬륨(He) 가스 또는 아르곤(Ar) 가스일 수 있다. 상기 제 2 반응 가스는 H2, O2, 및 NF3 중에서 선택된 적어도 하나일 수 있다. 이 경우에, 상기 반도체기판(51)의 온도는 600℃ 내지 800℃로 조절하는 것이 바람 직하다.
상기 제 2 고밀도플라즈마 화학기상증착기술을 이용한 상기 상부 소자분리막(63) 형성공정은 번갈아가면서 반복적으로(alternately and repeatedly) 실시되는 증착공정 및 스퍼터 식각공정을 포함한다. 오버행(overhang)의 발생을 최소화하고 상기 트렌치들(56)의 매립 특성을 우수하게 하기 위하여 높은 바이어스 파워(high bias power)를 이용하는 것이 유리하다. 예를 들면, 상기 기판지지대(93)에 5500W 의 바이어스 파워(bias power)를 인가할 수 있다.
상술한 바와 같이, 상기 하부 소자분리막(61)은 상기 제 1 고밀도 플라즈마 산화막(first HDP oxide)으로 형성할 수 있으며, 상기 상부 소자분리막(63)은 상기 제 2 고밀도 플라즈마 산화막(second HDP oxide)으로 형성할 수 있다. 이 경우에, 상기 하부 소자분리막(61)은 상기 상부 소자분리막(63)보다 낮은 온도에서 형성하는 것이 바람직하다. 즉, 상기 제 1 고밀도 플라즈마 산화막(first HDP oxide)은 상기 제 2 고밀도 플라즈마 산화막(second HDP oxide)보다 낮은 온도에서 형성할 수 있다. 또한, 상기 제 1 고밀도 플라즈마 산화막 및 상기 제 2 고밀도플라즈마 산화막은 같은 장비 내에서 연속적으로 형성할 수 있다.
도 5에 도시된 바와 같이, 상기 상부 소자분리막 및 상기 하부 소자분리막(61)을 식각하여 상기 트렌치들(56)의 바닥 및 상기 패드질화패턴(55) 상부에 제 1소자분리 패턴(62)을 형성한다. 상기 상부 소자분리막 및 상기 하부 소자분리막을 식각하는 것은 습식식각 공정으로 진행할 수 있다. 상기 습식식각 공정은 산화막 식각용액으로 진행할 수 있다. 이때, 상기 상부 소자분리막은 상기 하부 소자분리 막에 비해 산화막 식각용액에서의 습식식각비가 더 작은 특성을 가질 수 있다. 상기 습식식각 공정 결과, 상기 패드질화패턴(55) 상부에서는 상부 소자분리막이 빠른 속도로 습식식각되면서 하부 소자분리막의 일부까지 습식식각이 진행된다. 따라서, 상기 패드질화패턴(55) 상부에는 소량의 하부 소자분리막이 잔류된다. 이때, 상기 트렌치들(56)의 상부 측벽들에는 상기 하부 소자분리막이 전부 식각되어 상기 라이너(59)가 노출될 수 있다. 또한, 상기 트렌치들(56)의 바닥에서는 상기 상부 소자분리막은 빠른 속도로 습식식각되지만 상기 하부 소자분리막의 식각은 거의 진행되지 않는다. 이는 상기 트렌치들(56) 바닥의 상부 소자분리막 두께가 상기 패드질화패턴(55) 상부에 비해 더 두껍기 때문에 상기 트렌치들(56) 바닥의 상부 소자분리막이 하부 소자분리막을 식각으로부터 보호해주는 역할을 하기 때문이다. 따라서, 상기 트렌치들(56)의 바닥에는 다량의 하부 소자분리막이 잔류된다. 상기 패드질화패턴(55)의 상부 및 상기 트렌치들(56)의 바닥에 잔류된 하부 소자분리막이 제 1소자분리 패턴(62)이 된다.
본 발명에 따른 제 1소자분리 패턴을 형성할 경우, 상기 트렌치 종횡비는 하부 소자분리막 및 상부 소자분리막이 증착된 상태(도 4 참조)에서의 트렌치 종횡비와 비교하여 감소된 것을 알 수 있다.
도 6에 도시된 바와 같이, 상기 제 1소자분리 패턴(62)을 갖는 기판 상에 다른 하부 소자분리막(65) 및 상부 소자분리막(67)을 차례로 형성한다. 상기 다른 하부소자분리막(65)은 상기 제 1 고밀도플라즈마 화학기상증착기술을 이용하여 형성하는 것이 바람직하다. 상기 제 1 고밀도플라즈마 화학기상증착기술을 이용하여 상 기 다른 하부 소자분리막(65)을 형성하는 공정은 상술한 하부 소자분리막 형성 공정과 동일하게 적용된다. 즉, 상기 다른 하부 소자분리막(65)은 산화막 식각용액에서 400∼450Å/min 습식식각되는 특성을 가지는 제 1 고밀도플라즈마 산화막으로 형성할 수 있다.
상기 다른 상부 소자분리막(67)은 제 2고밀도 플라즈마 화학기상증착기술을 이용하여 상기 트렌치들(56)을 채우도록 형성할 수 있다. 즉, 상기 다른 상부 소자분리막(67)은 제 2 고밀도플라즈마 산화막(second HDP oxide)으로 형성할 수 있다. 상기 제 2 고밀도플라즈마 화학기상증착기술을 이용하여 상기 다른 상부 소자분리막(67)을 형성하는 공정은 상기 상부 소자분리막(63) 형성 공정과 동일하게 적용된다. 즉, 상기 다른 상부 소자분리막(67)은 산화막 식각용액에서 300∼350Å/min 습식식각되는 특성을 가지는 제 2고밀도플라즈마 산화막으로 형성할 수 있다.
도 7에 도시된 바와 같이, 상기 다른 상부 소자분리막 및 상기 다른 하부 소자분리막을 습식식각하여 제 2소자분리 패턴(66)을 형성한다. 그 결과, 상기 트렌치들(56)의 상부 측벽들에 상기 라이너(59)가 노출될 수 있다. 상기 상부 소자분리막 및 상기 하부 소자분리막을 식각하는 것은 습식식각 공정으로 진행할 수 있다. 상기 습식식각 공정은 산화막 식각용액으로 진행할 수 있다. 상기 습식식각 공정 결과, 상기 패드질화패턴(55) 상부에서는 습식식각 특성이 느린 상기 다른 상부 소자분리막이 상기 트렌치들 바닥에 비해 상대적으로 얇기 때문에 상기 다른 하부 소자분리막이 다량 식각된다. 반대로, 상기 트렌치들 바닥에서는 습식식각 특성이 느린 상기 다른 상부 소자분리막이 습식식각 특성이 빠른 상기 다른 하부 소자분리막 을 보호하여 주는 역할을 하므로, 상기 다른 하부 소자분리막의 식각이 거의 진행되지 않는다. 상기 패드질화패턴(55) 상부 및 상기 트렌치들(56) 바닥에 잔류된 다른 하부 소자분리막이 제 2소자분리 패턴(66)이 된다.
따라서, 상술한 본 발명에 따른 제 2소자분리 패턴(66)을 형성할 경우, 상기 트렌치 종횡비는 상기 다른 하부 소자분리막 및 상기 다른 상부 소자분리막이 증착된 상태(도 6 참조)에서의 트렌치 종횡비와 비교하여 감소된 것을 알 수 있다.
도 8에 도시된 바와 같이, 제 2소자분리 패턴(66)을 갖는 기판 상에 소자분리막(69)을 형성한다. 이어, 상기 패드질화패턴(55)이 노출되는 시점까지 상기 소자분리막을 평탄화한다. 상기 평탄화는 화학기계적연마(chemical mechanical polishing; CMP) 공정 또는 에치 백(etch back) 공정을 적용할 수 있다. 그 결과, 상기 트렌치들(56) 내에 차례로 적층된 제 1소자분리 패턴(62), 제 2소자분리 패턴(66) 및 제 3소자분리 패턴(70)이 형성될 수 있다. 그 다음, 상기 패드질화패턴 및 상기 패드산화패턴을 선택적으로 제거하여 상기 기판 표면을 노출시킬 수 있다. 상기 트렌치들(56) 내에 차례로 적층된 제 1소자분리 패턴(62), 제 2소자분리 패턴(66) 및 제 3소자분리 패턴(70)은 소자분리막의 역할을 할 수 있다.
본 발명에서는 상기 상부 소자분리막 및 상기 하부 소자분리막을 식각하는 것 및 상기 다른 상부 소자분리막 및 상기 다른 하부 소자분리막을 식각하는 것을 산화막 식각용액을 이용한 습식식각 공정으로 진행하는 것을 예로 하여 설명하였으나, 건식식각 공정으로 진행할 수도 있다. 이때, 상기 건식식각 공정은 증기상태의 HF를 이용하여 인-시튜(In-situ) 또는 엑스-시튜(Ex-situ) 진행할 수 있다.
상술한 바와 같이 본 발명에 따르면, 트렌치 소자분리막으로 산화막 식각용액에 대한 습식식각비가 서로 다른 고밀도 플라즈마 박막들을 증착하고 상기 트렌치 소자분리막을 습식식각하는 것을 반복 시행함으로써, 트렌치의 측벽에 형성된 산화막을 완전히 제거하여 트렌치들 간의 스페이서를 확보할 뿐만 아니라 종횡비를 개선할 수 있다. 따라서, 트렌치 갭필력이 향상된다.

Claims (11)

  1. 반도체기판의 소정영역에 트렌치를 형성하고,
    제 1고밀도 플라즈마 화학기상증착 공정을 사용하여 상기 트렌치의 바닥 및 측벽을 덮는 하부 소자분리막을 형성하고,
    제 2고밀도 플라즈마 화학기상증착 공정을 사용하여 상기 하부 소자분리막 상에 상기 트렌치의 일부를 채우는 상부 소자분리막을 형성하되, 상기 상부 소자분리막은 상기 하부 소자분리막에 대하여 서로 다른 습식식각선택비를 갖고,
    상기 트렌치 측벽 상의 상, 하부 소자분리막을 습식식각하여 제 1소자분리 패턴을 형성하는 것을 포함하는 트렌치 소자분리 방법.
  2. 제 1항에 있어서, 상기 트렌치를 형성하는 것은
    상기 반도체기판 상에 차례로 적층된 패드산화패턴 및 패드질화패턴을 형성하고,
    상기 패드질화패턴을 식각마스크로 사용하여 상기 반도체기판을 선택적으로 식각하는 것을 포함하는 트렌치 소자분리 방법.
  3. 제 1항에 있어서, 상기 제 1고밀도 플라즈마 화학기상증착 공정은 제 2고밀도 플라즈마 화학기상증착 공정보다 낮은 온도에서 진행하는 것을 특징으로 하는 트렌치 소자분리 방법.
  4. 제 1항에 있어서, 상기 하부 소자분리막을 형성하는 것은
    고밀도 플라즈마 화학기상증착 반응챔버 내의 기판지지대에 상기 트렌치를 갖는 기판을 제공하고,
    상기 반응챔버의 외부에 설치된 유도코일에 플라즈마 파워를 인가하고, 상기 기판지지대에 3000W 내지 4000W의 바이어스 파워(bias power)를 인가하며, 상기 기판의 온도를 200℃ 내지 500℃로 조절하고, 상기 반응챔버에 실리콘소스 가스(silicon source gas), 불활성 가스, 및 제 1 반응 가스를 공급하는 것을 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  5. 제 4항에 있어서, 상기 실리콘소스 가스(silicon source gas)는 SiH4 이고, 상기 불활성 가스는 헬륨(He) 가스 또는 아르곤(Ar) 가스이며, 상기 제 1 반응 가스는 H2 및 O2 중에서 선택된 적어도 하나인 것을 특징으로 하는 트렌치 소자분리 방법.
  6. 제 1항에 있어서, 상기 하부 소자분리막은 100∼300nm 두께로 형성하되, 상기 트렌치의 측벽을 10∼50nm 두께로 덮도록 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  7. 제 1항에 있어서, 상기 상부 소자분리막을 형성하는 것은
    고밀도 플라즈마 화학기상증착 반응챔버 내의 기판지지대에 상기 트렌치를 갖는 기판을 제공하고,
    상기 반응챔버의 외부에 설치된 유도코일에 플라즈마 파워를 인가하고, 상기 기판지지대에 3000W 내지 6000W의 바이어스 파워(bias power)를 인가하며, 상기 기판의 온도를 600℃ 내지 800℃로 조절하고, 상기 반응챔버에 실리콘소스 가스(silicon source gas), 불활성 가스, 및 제 2 반응 가스를 공급하는 것을 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  8. 제 7항에 있어서, 상기 실리콘소스 가스(silicon source gas)는 SiH4 이고, 상기 불활성 가스는 헬륨(He) 가스 또는 아르곤(Ar) 가스이며, 상기 제 2 반응 가스는 H2, O2 및 NF3 중에서 선택된 적어도 하나인 것을 특징으로 하는 트렌치 소자분리 방법.
  9. 제 1항에 있어서, 상기 제 1소자분리 패턴을 형성한 후에,
    상기 제 1소자분리 패턴을 갖는 반도체기판 상에 소자분리막을 형성하고,
    상기 소자분리막을 평탄화하여 상기 트렌치를 채우는 제 2소자분리 패턴을 형성하는 것을 더 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  10. 제 1항에 있어서, 상기 상부 소자분리막은 상기 하부 소자분리막보다 낮은 습식식각율을 갖는 것을 특징으로 하는 트렌치 소자분리 방법.
  11. 제 1항에 있어서, 상기 상부 소자분리막 및 하부 소자분리막의 습식식각율들은 각각 산화막 식각용액에서 300∼350Å/min 및 400∼450Å/min인 것을 특징으로 하는 트렌치 소자분리 방법.
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