KR20060038620A - 반도체소자의 제조 방법 - Google Patents

반도체소자의 제조 방법 Download PDF

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KR20060038620A
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김재홍
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Abstract

본 발명은 활성영역의 모서리부분에서 잔류하는 첨점으로 인해 초래되는 누설전류를 방지하는데 적합한 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체 기판에 트렌치를 형성하는 단계, 상기 트렌치의 측벽과 바닥을 일부 채우는 제1갭필절연막(유동성산화막)과 상기 제1갭필절연막 상에서 상기 트렌치를 완전히 갭필하도록 형성된 제2갭필절연막(고밀도플라즈마산화막)으로 이루어진 소자분리막을 형성하는 단계, 상기 트렌치에 의해 정의된 활성영역 상부에 상기 활성영역의 중앙부분을 덮는 패턴으로 형상화된 절연막질의 하드마스크를 형성하면서 상기 활성영역의 모서리에 접하는 제1갭필절연막의 일부가 수직방향으로 식각되도록 하는 단계, 상기 하드마스크를 식각배리어로 상기 활성영역의 모서리 부분을 식각하여 리세스영역을 형성하는 단계, 및 상기 리세스영역에 의해 형성된 돌출영역과 상기 리세스영역에 걸치는 형태의 게이트전극을 형성하는 단계를 포함한다.
소자분리막, 트렌치, 유동성산화막, SOD, 첨점, 하드마스크, STAR 셀

Description

반도체소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래기술에 따른 STAR 셀의 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 STAR 셀의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 패드산화막
33 : 패드질화막 34 : 트렌치
35a : 제1갭필절연막 35b : 제2갭필절연막
35 : 소자분리막 36 : 하드마스크
39a : 리세스 영역 39b : 돌출영역
40 : 게이트절연막 41 : 게이트전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 리프레스특성을 향상시킨 반도체소자의 제조 방법에 관한 것이다.
최근에, 서브 100nm급 DRAM을 제조할 때 채널 길이가 짧아 소자의 리프레시 특성이 악화되는데, 이를 극복하기 위하여 활성영역의 중앙부분은 그대로 두고 활성영영역의 모서리만 수십nm 정도 리세스(Recess)하여 활성영역 중앙부분과 모서리간 단차를 달리하는 STAR 셀이 제안되었다.
위와 같이 STAR 셀을 만들면 소자의 집적화에 따라 짧아지는 채널길이(Channel length)보다 더 긴 채널길이를 확보할 수 있어서 리프레시 특성을 크게 향상시킬 수 있다.
도 1a 내지 도 1d는 종래기술에 따른 STAR 셀의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 패드산화막(12)과 패드질화막(13)을 적층한 후, 포토리소그래피 공정을 통해 소자분리마스크(도시 생략)를 형성하고, 소자분리마스크를 식각마스크로 패드질화막(13)과 패드산화막(12)을 식각한 후 소자분리마스크를 제거한다. 다음으로, 패드질화막(13)을 하드마스크로 이용하여 반도체 기판(11)을 소정깊이로 식각하여 트렌치(14)를 형성한다.
다음으로, 트렌치(14)를 갭필할 때까지 전면에 갭필절연막(15)을 증착한다. 이때, 갭필절연막(15)은 고밀도플라즈마(High Density Plasma) 방식의 산화막으로 형성하여 트렌치(14)에 보이드가 발생하지 않도록 갭필한다.
다음으로, 패드질화막(13)을 연마정지막으로 이용한 CMP(Chemical Mechanical Polishing) 공정을 진행하여 갭필절연막(15)을 평탄화시킨다. 이상의 갭필절연막(15)은 통상적으로 소자분리막으로 일컫는다. 이하, 갭필절연막(15)을 '소자분리막(15)'이라고 약칭하며, 소자분리막(15)을 제외한 나머지 반도체 기판은 활성영역(11a)으로 정의된다.
도 1b에 도시된 바와 같이, 패드질화막(13)과 패드산화막(12)을 순차적으로 스트립한 후, 전면에 하드마스크(16)를 형성한다. 이때, 하드마스크(16)는 실리콘산화막으로 형성한다.
다음으로, 하드마스크(16) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 활성영역(11a)의 중앙부분은 덮고 활성영역(11a)의 모서리(즉, 소자분리막에 접하는 활성영역의 모서리)를 오픈시키는 구조의 마스크(17)를 형성한다.
이어서, 마스크(17)를 식각배리어로 하드마스크(16)를 식각하여, 활성영역(11a)의 중앙부분에만 하드마스크(16)를 잔류시킨다.
도 1c에 도시된 바와 같이, 마스크를 제거한 후, 하드마스크(16)를 식각배리어로 노출된 활성영역(11a)의 모서리 부분을 일정 깊이로 습식식각하여 리세스영역(18a)를 형성한다.
따라서, 활성영역(11a)은 돌출영역(18b)과 리세스영역(18a)으로 구분된다.
도 1d에 도시된 바와 같이, 문턱전압 조절을 위한 이온주입 공정시 사용하는 스크린산화막을 형성하기 전에 전세정 공정을 진행한다. 이때, 하드마스크(16)로 사용된 실리콘산화막도 제거되고, 산화막질인 소자분리막(15)도 일부가 제거된다.
이어서, 스크린산화막을 형성한 후 문턱전압조절을 위한 소정의 이온주입공정을 진행하고, 스크린산화막을 제거한 후 게이트절연막을 형성하기 전에 전세정 공정을 진행한다.
다음으로, 활성영역(11a)의 표면 상에 게이트절연막(19)을 형성한 후, 게이트절연막(19) 상에 게이트전극용 도전막을 증착한다.
이어서, 게이트전극을 형성하기 위한 마스크 및 식각공정을 통해 활성영역의 돌출영역(18b)과 리세스영역(18a)에 동시에 걸치는 형태의 게이트전극(20)을 형성한다.
위와 같이, 종래기술은 활성영역(11a)을 돌출영역(18b)과 리세스영역(18a)으로 구분하여 형성하고, 돌출영역(18b)과 리세스영역(18a)에 동시에 걸치는 형태로 게이트전극(20)을 형성하므로써 게이트전극(20) 아래에 형성되는 채널영역의 채널 길이를 길게 하고 있다.
그러나, 종래기술은 리세스영역(18a)을 형성하기 위한 습식식각 공정시 소자분리막(15)과 접하는 활성영역 모서리의 최외각 부분은 고밀도플라즈마산화막으로 형성한 소자분리막(15)이 식각배리어로 작용하여 식각이 완전히 이루어지지 않는다. 즉, 도 1c에 도시된 것처럼,소자분리막(15)에 접하는 활성영역 모서리의 최외각 부분에 첨점(21)이 잔류한다.
이러한 첨점(21)은 EFH(Effective Field oxide Height)를 낮추는 후속 전세정 공정들을 진행하더라도 여전히 제거되지 않고 잔류하여 누설전류의 경로를 제공하는 문제가 있다.
STAR 셀이 리프레시 특성을 향상시키고자 제안된 것임을 감안하면, 이와 같이 활성영역의 모서리에서 잔류하는 첨점(21)으로 인해 누설전류가 발생하면 소자의 리프레시 특성이 오히려 저하되는 문제가 초래된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 활성영역의 모서리부분에서 잔류하는 첨점으로 인해 초래되는 누설전류를 방지하는데 적합한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체 기판에 트렌치를 형성하는 단계, 상기 트렌치의 측벽과 바닥을 일부 채우는 제1갭필절연막과 상기 제1갭필절연막 상에서 상기 트렌치를 완전히 갭필하도록 형성된 제2갭필절연막으로 이루어진 소자분리막을 형성하는 단계, 상기 트렌치에 의해 정의된 활성영역 상부에 상기 활성영역의 중앙부분을 덮는 패턴으로 형상화된 절연막질의 하드마스크를 형성하면서 상기 활성영역의 모서리에 접하는 제1갭필절연막의 일부가 수직방향으로 식각되도록 하는 단계, 상기 하드마스크를 식각배리어로 상기 활성영역의 모서리 부분을 식각하여 리세스영역을 형성하는 단계, 및 상기 리세스영역에 의해 형성된 돌출영역과 상기 리세스영역에 걸치는 형태의 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 소자분리막에서 상기 제1갭필절연 막은 상기 제2갭필절연막에 비해 상대적으로 습식식각 속도가 더 빠른 절연막으로 형성하는 것을 특징으로 하고, 상기 제1갭필절연막은 유동성산화막으로 형성하고, 상기 제2갭필절연막은 고밀도플라즈마산화막으로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(31) 상에 패드산화막(32)과 패드질화막(33)을 적층한 후, 포토리소그래피 공정을 통해 소자분리마스크(도시 생략)를 형성하고, 소자분리마스크를 식각마스크로 패드질화막(33)과 패드산화막(32)을 식각한 후 소자분리마스크를 제거한다. 다음으로, 패드질화막(33)을 하드마스크로 이용하여 반도체 기판(31)을 소정깊이로 식각하여 트렌치(34)를 형성한다.
다음으로, 트렌치(34)를 갭필할 때까지 전면에 갭필절연막(35)을 증착하되, 제1갭필절연막(35a)을 먼저 증착한 후 제2갭필절연막(35b)을 증착한다. 이때, 제1갭필절연막(35a)은 제2갭필절연막(35b)에 비해 습식식각 속도가 매우 빠른 절연막이면서, CMP 공정시 연마속도도 매우 빠른 절연막이다. 예컨대, 제1갭필절연막(35a)은 유동성산화막(Flowable oxide)으로 형성하고, 제2갭필절연막(35b)은 고밀도플라즈마산화막(HDP Oxide)으로 형성한다. 자세한 것은 후술하기로 한다.
다음으로, 패드질화막(33)을 연마정지막으로 이용한 CMP(Chemical Mechanical Polishing) 공정을 진행하여 갭필절연막(35)을 평탄화시킨다. 이상의 갭필절연막(35)은 통상적으로 소자분리막으로 일컫는다. 이하, 갭필절연막(35)을 '소자분리막(35)'이라고 약칭하며, 소자분리막(35)을 제외한 나머지 반도체 기판은 활성영역(31a)으로 정의된다.
상기한 소자분리막(35)에서 제1갭필절연막(35a)은 SOD(Spin On Dielectric) 방법이나 플로우필(Flowfill) 방법을 사용하여 형성한 유동성산화막(Flowable oxide)으로서, 패드질화막(33) 측면에서 증착되는 두께가 너무 두껍지 않게 증착한다.
이처럼 패드질화막(33) 측면에서 두껍지 않은 두께로 증착하면, 제1갭필절연막(35a)은 습식식각속도가 제2갭필절연막(35b)에 비해 매우 빠르기 때문에 후속 세정 공정에서 쉽게 식각되어 소자분리막(35)의 폭을 감소시킬 수 있다.
그러나, 패드질화막(33) 측면에서 제1갭필절연막(35a)이 너무 두껍게 증착되면 소자분리막(35)의 제1갭필절연막(35a)이 후속 공정에서 필요 이상으로 많이 식각되어 활성영역(31a)보다 소자분리막(35)의 모서리가 낮아지는 모우트(moat)가 깊어져 오히려 소자특성을 저해한다. 따라서, 바람직하게, 제1갭필절연막(35a)은 100Å∼1000Å 두께로 형성한다.
또한, CMP 공정시에 연마속도도 제2갭필절연막(35b)보다 상대적으로 빠르기 때문에 패드질화막(33)과 제1갭필절연막(35a)이 손실되지 않도록 진행한다.
상기한 소자분리막(35)의 형성 방법에 대해 자세히 살펴보기로 한다.
먼저, 제1갭필절연막(35a)은 전술한 것처럼 SOD 방법이나 플로우필 방법으로 형성한다.
제1갭필절연막(35a)을 SOD 방법으로 증착하는 경우, 플로우 특성을 향상시키고 균일한 막을 얻기 위하여 크게 3단계로 나누어 100Å∼1000Å 두께로 형성한다. 먼저, 도포 시간(Coating time)은 1단계에서 0.5초∼2초로, 2단계에서 2초∼4초로, 3단계에서 1초∼3초로 한정한다. 그리고, 스핀속도(Spin speed)는 1단계에서 300rpm∼500rpm, 500rpm∼900rpm, 800rpm∼1200rpm으로 한정한다.
위와 같이 SOD 방법으로 제1갭필절연막(35a)을 증착한 후에는 용매를 제거하면서 막의 강도를 일정 수준으로 유지시키도록 베이킹(Baking) 공정을 진행하는데, 베이킹 공정은 400℃∼500℃의 온도와 H2O 분위기에서 30분∼60분동안 진행한다.
또한, SOD 방법으로 증착한 제1갭필절연막(35a)의 막질을 치밀화시키기 위해베이킹 공정후에는 큐어링(Curing) 공정을 진행하는데, 큐어링 공정은 600℃∼1000℃의 온도와 H2O 분위기에서 30분∼60분동안 진행한다.
다른 방법인, 제1갭필절연막(35a)을 플로우필 방법(또는 APL(Advanced Planarization Layer) 방법)으로 증착하는 경우, 증착전 반도체 기판(31)에 대한 접착력(Adhesion)을 좋게 하기 위하여 N2O 플라즈마 처리를 30초∼600초동안 실시한다.
그리고, 패드질화막(33) 측벽과 트렌치(34) 측벽에 증착되는 두께가 최소화되도록 850mtorr∼900mtorr 압력에서 10초∼60초동안 증착하고, 이때 소스가스로 사용되는 SiH4와 O2의 유량은 각각 40sccm∼200sccm, 100sccm∼300sccm으로 유지한다.
플로우필 증착후에 막질 치밀화를 위해 큐어링 공정을 진행하는데, 큐어링 공정은 600℃∼1000℃의 온도와 N2 분위기에서 30분∼60분동안 진행한다. 그리고, 플로우필 증착시 증착 두께는 패드질화막(33) 측면과 트렌치(34) 측벽에 도포되는 두께를 최소화하여 후속 세정 공정에서 손실이 없도록 100Å∼1000Å 두께로 도포한다.
다음으로, 소자분리막(35)을 구성하는 제2갭필절연막(35b)은 고밀도플라즈마 증착(HDP) 방식을 이용하는데, 보이드가 발생하지 않도록 소스가스로 사용하는 SiH4와 O2의 유량을 각각 40sccm∼200sccm, 50sccm∼160sccm 범위로 유지하며, 갭필특성 향상을 위해 추가되는 헬륨(He)의 유량은 100sccm∼500sccm 범위로 유지한다. 이러한 제2갭필절연막(35b) 증착시 소스파워는 2500W∼6000W, 바이어스파워는 500W∼1500W를 유지한다.
위와 같은 조건에 의해 증착되는 제2갭필절연막(35b)의 두께는 CMP 공정에서 충분히 평탄화가 이루어질 수 있도록 4000Å∼5000Å 정도가 바람직하다.
도 2b에 도시된 바와 같이, 패드질화막(33)과 패드산화막(32)을 순차적으로 스트립한다. 이때, 패드질화막(33)은 인산(H3PO4) 용액을 이용하여 스트립하고, 패드산화막(32)은 불산(HF) 용액을 이용하여 스트립한다.
위와 같은 패드산화막(32) 스트립시에 불산 용액에 의해 산화막질로 형성된 소자분리막(35)도 일부가 식각되어 소자분리막(35)의 높이가 낮아진다.
다음으로, 패드산화막(32) 제거후 노출되는 활성영역(31a)의 전면에 하드마스크(36)를 형성한다. 이때, 하드마스크(36)는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법을 이용하여 증착한 실리콘산화막(SiO2)으로 형성한다.
다음으로, 하드마스크(36) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 활성영역(31a)의 중앙부분은 덮고 활성영역(31a)의 모서리(즉, 소자분리막에 접하는 활성영역의 모서리)를 오픈시키는 구조의 마스크(37)를 형성한다.
도 2c에 도시된 바와 같이, 마스크(37)를 식각배리어로 하드마스크(36)를 식각하여 활성영역(31a)의 중앙에만 하드마스크(36)를 잔류시키고, 연속해서 하드마스크(36)를 식각배리어로 활성영역(31a)의 모서리 부분을 일정 깊이로 식각하여 리세스영역(39a)을 형성한다. 따라서, 활성영역(31a)은 하드마스크(36) 아래의 돌출영역(39b)과 리세스영역(39a)으로 구분된다.
상기 하드마스크(36) 식각과 리세스영역(39a)을 형성하기 위한 활성영역(31a) 에지의 리세스 식각은 습식식각을 이용하는데, 예컨대, 불산(HF+H2O) 용액 또는 BOE(Buffered Oxide Etchant, NH4F+H2O2+H2O) 용액을 이용한다.
이때, 소자분리막(35)과 활성영역(31a)의 에지가 만나는 경계부분에 있는 제1갭필절연막(35a)의 습식 식각률이 빠르기 때문에 하드마스크(36)를 식각하는 시간을 조금만 증가시켜 하드마스크(36)와 함께 제1갭필절연막(35a)이 제거될 수 있도 록 조정한다. 이렇게 조정하는 것은 활성영역(31a)의 에지와 고밀도플라즈마산화막으로 형성한 제2갭필절연막(35b)을 멀리 이격시켜 활성영역(31a) 에지의 리세스 식각 공정에서 소자분리막(35)로 인하여 활성영역(31a)의 에지가 식각되지 않는 것을 제거할 수 있고, 더불어 활성영역(31a) 에지의 코너를 라운딩(rounding)시킬 수 있다.
상술한 바와 같이, 하드마스크(36) 식각시에 활성영역(31a)의 에지에 접하는 제1갭필절연막(35a)도 동시에 일부 식각시켜주어 활성영역(31a)의 모서리와 소자분리막(35)의 경계부분에 수직방향으로 꺼짐 현상(38)을 발생시킨다.
여기서, 제1갭필절연막(35a)의 두께를 너무 두껍게 형성하지 않았으므로 모우트가 깊어질 정도로 꺼짐 현상(recess, 38)이 발생되지는 않는다.
한편, 위와 같은 제1갭필절연막(35a)의 두께 조절과 더불어 꺼짐 현상(38)이 수직 방향으로 과도하게 발생되지 않도록, 하드마스크(36) 식각시 사용되는 식각제를 적절히 조절한다. 예컨대, BOE 용액은 초순수 이온수(D.I water, H2O)와의 비율을 10:1∼300:1 범위로 사용하여 제1갭필절연막(35a)이 수직방향으로 과도하게 꺼지지 않도록 진행하고, 불산 용액을 사용하는 경우에는 초순수 이온수(H2O)와의 비율을 10:1∼100:1 범위로 사용하여 제1갭필절연막(35a)이 수직방향으로 과도하게 꺼지지 않도록 진행한다.
결국, 위와 같은 리세스영역(39a)을 형성하기 위한 식각 공정시에 활성영역(31a) 에지 주변에 식각배리어 역할을 하는 소자분리막(35)의 제2갭필절연막(35b) 이 존재하지 않으므로, 리세스영역(39a) 형성시 첨점이 발생되지 않는다.
도 2d에 도시된 바와 같이, 마스크(37)를 제거한 후에, 문턱전압 조절을 위한 이온주입 공정시 사용하는 스크린산화막을 형성하기 전에 전세정 공정을 진행한다. 이때, 하드마스크(36)로 사용된 실리콘산화막도 제거된다.
이어서, 스크린산화막을 형성한 후 문턱전압조절을 위한 소정의 이온주입공정을 진행하고, 스크린산화막을 제거한 후 게이트절연막을 형성하기 전에 전세정 공정을 진행한다.
위와 같은 전세정 공정들에 의해 소자분리막(35)의 EFH가 더욱 낮아진다.
그리고, 리세스식각시에 활성영역(31a)의 에지를 라운딩시켰기 때문에 전세정 공정을 진행함에 따라 EFH를 더욱 감소시키면 STAR셀 구조에서 게이트 공정을 진행할 수 있는 상태가 된다.
도 2e에 도시된 바와 같이, 활성영역(31a)의 표면 상에 게이트절연막(40)을 형성한 후, 게이트절연막(40) 상에 게이트전극용 도전막을 증착한다. 이때, 게이트전극용 도전막은 폴리실리콘막, 텅스텐실리사이드막의 순서로 적층된 것일 수 있고, 게이트전극용 도전막 상에 게이트하드마스크를 추가로 형성할 수도 있다.
이어서, 게이트전극을 형성하기 위한 마스크 및 식각공정을 통해 활성영역(31a)의 돌출영역(39b)과 리세스영역(39a)에 동시에 걸치는 형태의 게이트전극(41)을 형성한다.
상술한 실시예에 따르면, 본 발명은 STAR 셀 제조시, 소자분리막을 유동성산화막을 포함하는 구조로 형성하여 하드마스크 식각시 소자분리막의 모서리에 꺼짐 현상(유동성산화막에 의함)을 미리 발생시켜 주므로써, 후속 리세스영역을 형성하기 위한 활성영역 모서리 식각시 활성영역 모서리와 소자분리막의 경계지역에 첨점이 발생되는 것을 억제하여 리세스영역을 균일하게 형성하고 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 활성영역의 모서리부분에서 첨점이 잔류하는 것을 방지하므로써 누설전류를 억제하여 소자의 리프레시 특성을 향상시킬 수 있는 효과가 있다.

Claims (17)

  1. 반도체 기판에 트렌치를 형성하는 단계;
    상기 트렌치의 측벽과 바닥을 일부 채우는 제1갭필절연막과 상기 제1갭필절연막 상에서 상기 트렌치를 완전히 갭필하도록 형성된 제2갭필절연막으로 이루어진 소자분리막을 형성하는 단계;
    상기 트렌치에 의해 정의된 활성영역 상부에 상기 활성영역의 중앙부분을 덮는 패턴으로 형상화된 절연막질의 하드마스크를 형성하면서 상기 활성영역의 모서리에 접하는 제1갭필절연막의 일부가 수직방향으로 식각되도록 하는 단계;
    상기 하드마스크를 식각배리어로 상기 활성영역의 모서리 부분을 식각하여 리세스영역을 형성하는 단계; 및
    상기 리세스영역에 의해 형성된 돌출영역과 상기 리세스영역에 걸치는 형태의 게이트전극을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 소자분리막에서,
    상기 제1갭필절연막은 상기 제2갭필절연막에 비해 상대적으로 습식식각 속도가 더 빠른 절연막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1갭필절연막은 유동성산화막으로 형성하고, 상기 제2갭필절연막은 고밀도플라즈마산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제3항에 있어서,
    상기 유동성산화막은,
    상기 트렌치의 바닥을 일부 채우면서 상기 트렌치의 측벽에 접하도록 SOD 방법 또는 플로우필 방법으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제4항에 있어서,
    상기 유동성 산화막은, 100Å∼1000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제4항에 있어서,
    상기 SOD 방법을 이용하여 유동성산화막을 형성하는 단계는,
    플로우 특성을 향상시키고 균일한 막을 얻기 위하여 3단계로 나누어 상기 유 동성산화막을 도포하는 단계;
    상기 유동성산화막 내부의 용매를 제거하면서 막의 강도를 일정 수준으로 유지시키도록 베이킹 공정을 진행하는 단계; 및
    상기 유동성산화막의 막질을 치밀화시키기 위해 큐어링 공정을 진행하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제6항에 있어서,
    상기 도포단계에서,
    도포 시간은 1단계에서 0.5초∼2초로, 2단계에서 2초∼4초로, 3단계에서 1초∼3초로 한정하고, 스핀속도는 1단계에서 300rpm∼500rpm, 500rpm∼900rpm, 800rpm∼1200rpm으로 한정하는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제6항에 있어서,
    상기 베이킹 공정은 400℃∼500℃의 온도와 H2O 분위기에서 30분∼60분동안 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제6항에 있어서,
    상기 큐어링 공정은 600℃∼1000℃의 온도와 H2O 분위기에서 30분∼60분동안 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제4항에 있어서,
    상기 플로우필 방법을 이용하여 유동성산화막을 형성하는 단계는,
    상기 트렌치 측벽과의 접착력을 좋게 하기 위해 플라즈마처리를 진행하는 단계;
    상기 트렌치의 바다을 채우면서 상기 트렌치의 측벽에 접하도록 전면에 유동성산화막을 도포하는 단계; 및
    상기 유동성산화막의 막질을 치밀화시키기 위해 큐어링 공정을 진행하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 제10항에 있어서,
    상기 플라즈마처리는,
    N2O 플라즈마 처리를 30초∼600초동안 실시하는 것을 특징으로 하는 반도체소자의 제조 방법.
  12. 제10항에 있어서,
    상기 유동성산화막을 도포하는 단계는,
    상기 트렌치의 측벽에 증착되는 두께가 최소화되도록 850mtorr∼900mtorr 압력에서 10초∼60초동안 증착하는 것을 특징으로 하는 반도체소자의 제조 방법.
  13. 제10항에 있어서,
    상기 큐어링 공정은, 600℃∼1000℃의 온도와 N2 분위기에서 30분∼60분동안 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  14. 제1항에 있어서,
    상기 활성영역의 중앙부분을 덮는 패턴으로 형상화된 절연막질의 하드마스크를 형성하는 단계는,
    상기 트렌치에 의해 정의된 활성영역 상부에 하드마스크를 형성하는 단계;
    상기 하드마스크 상에 상기 활성영역의 중앙부분을 덮고 상기 활성영역의 모서리 부분을 오픈시키는 구조의 마스크를 형성하는 단계; 및
    상기 마스크를 식각배리어로 상기 하드마스크를 습식식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  15. 제14항에 있어서,
    상기 하드마스크를 습식식각하는 단계는,
    상기 제1갭필절연막의 일부가 수직방향으로 식각되도록 불산용액 또는 BOE 용액을 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  16. 제15항에 있어서,
    상기 BOE 용액은, 초순수 이온수와의 비율을 10:1∼300:1 범위로 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  17. 제15항에 있어서,
    상기 희석된 불산용액은, 초순수 이온수와의 비율을 10:1∼100:1 범위로 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
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