KR20060076533A - 계단형 활성영역을 갖는 반도체소자 및 그의 제조 방법 - Google Patents

계단형 활성영역을 갖는 반도체소자 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 계단형 활성영역 형성시 돌출영역과 리세스영역간 경계면을 네가티브프로파일로 형성하여 활성영역의 면적을 충분히 확보할 수 있는 계단형 활성영역을 갖는 반도체소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체 소자는 돌출영역과 리세스영역으로 이루어지고, 상기 돌출영역과 리세스영역의 경계면이 네가티브 슬로프를 갖는 계단형 활성영역, 상기 활성영역의 표면 상에 형성된 게이트절연막, 및 상기 돌출영역과 리세스영역에 걸쳐서 형성된 게이트패턴을 포함하고, 이와 같이 계단형 활성영역의 돌출영역과 리세스영역간 경계면을 네가티브 슬로프를 갖도록 하므로써 활성영역을 보다 넓게 확보할 수 있는 효과가 있다.
계단형 활성영역, 리세스영역, 돌출영역, 채널길이, 네가티브슬로프, 파지티브 슬로프

Description

계단형 활성영역을 갖는 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH STEP ACTIVE AREA AND METHOD FOR MANUFACTURING THE SAME}
도 1a 내지 도 1d는 종래기술에 따른 계단형 활성영역을 갖는 반도체소자의 제조 방법을 도시한 공정 단면도,
도 2는 본 발명의 실시예에 따른 계단형 활성영역을 갖는 반도체소자의 구조를 도시한 도면,
도 3a 내지 도 3d는 도 2에 도시된 반도체소자의 제조를 위한 제1방법을 도시한 공정 단면도,
도 4a 내지 도 4e는 도 2에 도시된 반도체소자의 제조를 위한 제2방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 25 : 소자분리막
28 : 게이트절연막 29 : 게이트패턴
200a : 돌출영역 200b : 리세스영역
200 : 활성영역
본 발명은 반도체 제조 기술에 관한 것으로, 특히 계단형 활성영역을 갖는 반도체소자 및 그의 제조 방법에 관한 것이다.
최근에, 서브 100nm급 DRAM을 제조할 때 채널 길이가 짧아 소자의 리프레시 특성이 악화되는데, 이를 극복하기 위하여 활성영역의 중앙부분은 그대로 두고 활성영영역의 모서리만 수십nm 정도 리세스(Recess)하여 활성영역 중앙부분과 모서리간 단차를 달리하는 계단형 활성영역을 갖는 STAR 셀이 제안되었다.
위와 같이 STAR 셀을 만들면 소자의 집적화에 따라 짧아지는 채널길이(Channel length)보다 더 긴 채널길이를 확보할 수 있어서 리프레시 특성을 크게 향상시킬 수 있다.
도 1a 내지 도 1d는 종래기술에 따른 계단형 활성영역을 갖는 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)에 STI(Shallow Trench Isolation) 공정을 통해 소자분리막(12)을 형성한다.
여기서, 소자분리막(12)을 제외한 나머지 반도체 기판(11)의 일부 영역은 활성영역(100)으로 정의된다.
도 1b에 도시된 바와 같이, 반도체 기판(11)의 전면에 하드마스크(13)를 형성한다. 이때, 하드마스크(13)는 실리콘산화막으로 형성한다.
다음으로, 하드마스크(13) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 활성영역(100)의 중앙지역은 덮고 활성영역(100)의 모서리(즉, 소자분리막에 접하는 활성영역의 모서리 지역)를 오픈시키는 구조의 마스크(14)를 형성한다.
이어서, 마스크(14)를 식각배리어로 하드마스크(13)를 식각하여, 활성영역(100)의 중앙지역에만 하드마스크(13)를 잔류시킨다.
도 1c에 도시된 바와 같이, 마스크(14)를 제거한 후, 하드마스크(13)를 식각배리어로 노출된 활성영역(100)의 모서리 지역을 일정 깊이로 건식 식각(Dry etch)하여 리세스영역(100b)를 형성한다.
따라서, 활성영역(100)은 돌출영역(100a)과 리세스영역(100b)으로 구분되며, 돌출영역(100a)과 리세스영역(100b) 사이에 소정 단차가 존재하게 된다.
도 1d에 도시된 바와 같이, 문턱전압 조절을 위한 이온주입 공정시 사용하는 스크린산화막을 형성하기 전에 전세정 공정을 진행한다. 이때, 하드마스크(13)로 사용된 실리콘산화막도 제거되고, 산화막질인 소자분리막(12)도 표면 일부가 제거된다.
이어서, 스크린산화막을 형성한 후 문턱전압조절을 위한 소정의 이온주입공정을 진행하고, 스크린산화막을 제거한 후 게이트절연막을 형성하기 전에 전세정 공정을 진행한다.
다음으로, 돌출영역(100a) 및 리세스영역(100b)의 표면 상에 게이트절연막(15)을 형성한 후, 게이트절연막(15) 상에 게이트전극용 도전막과 게이트하드마스크질화막을 증착한다.
이어서, 게이트패턴을 형성하기 위한 마스크 및 식각공정을 통해 활성영역의 돌출영역(100a)과 리세스영역(100b)에 동시에 걸치는 형태의 게이트패턴(16)을 형성한다. 따라서, 게이트패턴(16)은 게이트전극용 도전막과 게이트하드마스크질화막의 순서로 적층된 것이다.
위와 같이, 종래기술은 활성영역(100)을 돌출영역(100a)과 리세스영역(100b)으로 구분하여 계단형 활성영역 구조로 형성하므로써 셀영역을 3차원 구조로 형성하고 있고, 더불어 돌출영역(100a)과 리세스영역(100b)에 동시에 걸치는 형태로 게이트패턴(16)을 형성하므로써 게이트패턴(16) 아래에 형성되는 채널영역의 채널 길이(17)를 길게 하고 있다.
그러나, 종래기술은 계단형 활성영역 형성시, 도 1c에 도시된 것처럼 돌출영역(100a)과 리세스영역(100b)의 경계면(101)의 프로파일이 파지티브 슬로프(Positive slope)을 갖고 형성됨에 따라 목표로 한 활성영역을 충분히 확보하지 못하고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 계단형 활성영역 형성시 돌출영역과 리세스영역간 경계면을 네가티브프로파일로 형성하여 활성영역의 면적을 충분히 확보할 수 있는 계단형 활성영역을 갖는 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자는 돌출영역과 리세스영역으로 이루어지고, 상기 돌출영역과 리세스영역의 경계면이 네가티브 슬로프를 갖는 계단형 활성영역, 상기 활성영역의 표면 상에 형성된 게이트절연막, 및 상기 돌출영역과 리세스영역에 걸쳐서 형성된 게이트패턴을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체 소자의 제조 방법은 반도체 기판을 소정 깊이로 식각하여 돌출영역과 리세스영역으로 이루어지고, 상기 돌출영역과 리세스영역의 경계면이 네가티브 슬로프를 갖는 계단형 활성영역을 형성하는 단계, 상기 계단형 활성영역의 표면 상에 게이트절연막을 형성하는 단계, 및 상기 게이트절연막 상에 상기 돌출영역과 리세스영역에 걸치는 형태의 게이트패턴을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 계단형 활성영역을 형성하는 단계는 상기 반도체 기판의 소정영역에 소자분리막을 형성하는 단계, 상기 소자분리막에 의해 정의되는 활성영역 상부에 상기 활성영역의 중앙지역을 덮는 하드마스크패턴을 형성하는 단계, 상기 하드마스크패턴을 식각 배리어로 상기 활성영역의 모서리 지역을 소정 깊이로 식각하여 상기 돌출영역과 리세스영역을 형성하되, 물리적식각보다는 화학적식각이 메인이 되는 레시피로 식각하여 상기 리세스영역과 돌출영역의 경계면이 네가티브 슬로프를 갖도록 형성하는 단계, 및 상기 하드마스크패턴을 제거하는 단계를 포함하는 것을 특징으로 하고, 상기 계단형 활성영역을 형성하는 단계는 상기 반도체 기판의 소정영역에 소자분리막을 형성하는 단계, 상기 소자분리막에 의해 정의되는 활성영역 상부에 상기 활성영역의 중앙지역을 덮는 하드마스크패턴을 형 성하는 단계, 상기 하드마스크패턴을 식각 배리어로 상기 활성영역의 모서리 지역을 소정 깊이로 식각하여 상기 돌출영역과 리세스영역을 형성하되, 상기 리세스영역과 돌출영역의 경계면이 파지티브 슬로프를 갖도록 형성하는 단계, 상기 리세스영역과 돌출영역의 경계면이 네가티브 슬로프를 갖도록 후처리 식각을 진행하는 단계, 및 상기 하드마스크패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 계단형 활성영역을 갖는 반도체소자의 구조를 도시한 도면이다.
도 2에 도시된 바와 같이, 돌출영역(200a)과 리세스영역(200b)으로 된 계단형 활성영역을 갖는 반도체기판(21), 반도체기판(21)의 소정영역에 형성된 소자분리막(25), 돌출영역(200a)과 리세스영역(200b)의 표면 상에 형성된 게이트절연막(28), 게이트절연막(28) 상에 형성되며 돌출영역(200a)과 리세스영역(200b)에 걸쳐서 형성된 게이트패턴(29)을 포함한다.
도 2에서, 돌출영역(200a)과 리세스영역(200b)은 모두 평탄한 표면을 갖고, 돌출영역(200a)과 리세스영역(200b)간 단차는 200Å∼600Å 범위를 가져 계단형 활성영역을 구성하며, 돌출영역(200a)과 리세스영역(200b)의 경계면은 네가티브 슬로프를 가져 게이트패턴(29) 아래에서 정의되는 채널영역의 채널길이(30)가 길다.
그리고, 돌출영역(200a)과 상기 레세스영역(200b)의 경계면은 일정 곡률을 갖는 네가티브 슬로프를 갖는다.
도 3a 내지 도 3d는 도 2에 도시된 반도체소자의 제조를 위한 제1방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 적층한 후, 포토리소그래피 공정을 통해 소자분리마스크(도시 생략)를 형성하고, 소자분리마스크를 식각마스크로 패드질화막(23)과 패드산화막(22)을 식각한 후 소자분리마스크를 제거한다. 다음으로, 패드질화막(23)을 하드마스크로 이용하여 반도체 기판(21)을 소정깊이로 식각하여 트렌치(24)를 형성한다.
다음으로, 트렌치(24)를 갭필할 때까지 전면에 갭필절연막(25)을 증착한다. 이때, 갭필절연막(25)은 고밀도플라즈마(High Density Plasma) 방식의 산화막으로 형성하여 트렌치(24)에 보이드가 발생하지 않도록 갭필한다.
다음으로, 패드질화막(23)을 연마정지막으로 이용한 CMP(Chemical Mechanical Polishing) 공정을 진행하여 갭필절연막(25)을 평탄화시킨다. 이상의 갭필절연막(25)은 통상적으로 소자분리막으로 일컫는다. 이하, 갭필절연막(25)을 '소자분리막(25)'이라고 약칭하며, 소자분리막(25)을 제외한 나머지 반도체 기판(21)은 활성영역(200)으로 정의된다.
도 3b에 도시된 바와 같이, 패드질화막(23)과 패드산화막(22)을 순차적으로 스트립한 후, 전면에 하드마스크(26)를 형성한다. 이때, 하드마스크(26)는 실리콘 산화막(SiO2)으로 형성한다.
다음으로, 하드마스크(26) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 활성영역(200)의 중앙영역은 덮고 활성영역(200)의 모서리(즉, 소자분리막에 접하는 활성영역의 모서리 지역)를 오픈시키는 구조의 마스크(27)를 형성한다.
이어서, 마스크(27)를 식각배리어로 하드마스크(26)를 식각하여, 활성영역(200)의 중앙영역에만 하드마스크(26)를 잔류시킨다.
도 3c에 도시된 바와 같이, 마스크(27)를 제거한 후, 하드마스크(26)를 식각배리어로 노출된 활성영역(200)의 모서리 지역을 200Å∼600Å 범위로 식각하여 리세스영역(200b)를 형성한다.
따라서, 활성영역(200)은 평탄한 표면을 갖는 돌출영역(200a)과 리세스영역(200b)으로 구분되며, 돌출영역(200a)과 리세스영역(200b) 사이에 소정 단차가 존재하여 계단형 활성영역을 형성하게 된다.
상기 리세스영역(200b)을 형성하기 위한 식각 공정은 물리적 식각과 화학적식각을 동시에 구현할 수 있는 식각가스를 사용하되, 화학적식각(등방성 식각) 특성을 강화시키도록 하는 가스를 이용하여 진행하여, 돌출영역(200a)과 리세스영역(200b)의 경계면의 프로파일이 일정 곡률을 갖는 네가티브슬로프(Negative slope, 201)를 갖도록 한다.
이와 같이 네가티브슬로프(201)를 구현하도록 화학적식각특성을 강화하기 위해 사용하는 식각가스는 NF3 또는 SF6이다.
즉, 리세스영역(200b)을 형성하기 위해 도입하는 식각레시피를 살펴보면, 압력은 50mtorr∼200mtorr 범위이고, 파워는 100W∼500W 범위이며, 식각가스는 물리적식각을 수반하는 Cl2/HBr/O2의 혼합가스에 화학적식각을 강화시키는 NF3 또는 SF6 가스를 추가하여 물리적식각보다는 화학적식각이 메인이 되도록 한다.
예를 들어, 파지티브 슬로프를 구현하도록 진행하는 종래기술의 식각레시피를 살펴보면, 압력은 10mtorr∼50mtorr 범위이고, 파워는 500W∼1500W 범위이며, 식각가스는 물리적식각을 수반하는 Cl2/HBr/O2의 혼합가스로만 진행한다.
전술한 바와 같은 파지티브 슬로프를 구현하는 레시피(이하 '제1레시피'라고 약칭함)와 네가티브 슬로프를 구현하는 레시피(이하 '제2레시피'라고 약칭함)를 비교해보면, 본 발명의 제2레시피는 제1레시피에 압력이 50mtorr∼200mtorr 범위로 고압이며, 파워는 100W∼500W 범위로 저파워이고, 물리적식각을 수반하는 혼합가스에 화학적식각을 강화하도록 하는 NF3 또는 SF6 가스가 추가되고 있음을 알 수 있다.
위와 같이, 네가티브 슬로프(201)를 갖도록 레시피를 조절하면, 파지티브 슬로프를 갖는 활성영역에 비해 보다 넓은 활성영역을 확보할 수 있다.
도 3d에 도시된 바와 같이, 문턱전압 조절을 위한 이온주입 공정시 사용하는 스크린산화막을 형성하기 전에 전세정 공정을 진행한다. 이때, 하드마스크(26)로 사용된 실리콘산화막도 제거되고, 산화막질인 소자분리막(25)도 표면 일부가 제거된다.
이어서, 스크린산화막을 형성한 후 문턱전압조절을 위한 소정의 이온주입공정을 진행하고, 스크린산화막을 제거한 후 게이트절연막을 형성하기 전에 전세정 공정을 진행한다.
다음으로, 돌출영역(200a) 및 리세스영역(200b)의 표면 상에 게이트절연막(28)을 형성한 후, 게이트절연막(28) 상에 게이트전극용 도전막과 게이트하드마스크질화막을 증착한다.
이어서, 게이트패턴을 형성하기 위한 마스크 및 식각공정을 통해 활성영역의 돌출영역(200a)과 리세스영역(200b)에 동시에 걸치는 형태의 게이트패턴(29)을 형성한다. 따라서, 게이트패턴(29)은 게이트전극용 도전막과 게이트하드마스크질화막의 순서로 적층된 것이다.
이와 같이, 게이트패턴(29)을 돌출영역(200a)과 리세스영역(200b)에 동시에 걸치는 형태로 형성하면, 게이트패턴(29) 아래에서 정의되는 채널영역의 채널길이(30)를 길게 할 수 있다.
도 4a 내지 도 4d는 도 2에 도시된 반도체소자의 제조를 위한 제2방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(31) 상에 패드산화막(32)과 패드질화막(33)을 적층한 후, 포토리소그래피 공정을 통해 소자분리마스크(도시 생략)를 형성하고, 소자분리마스크를 식각마스크로 패드질화막(33)과 패드산화막(32)을 식각한 후 소자분리마스크를 제거한다. 다음으로, 패드질화막(33)을 하드마스크로 이용하여 반도체 기판(31)을 소정깊이로 식각하여 트렌치(34)를 형성한다.
다음으로, 트렌치(34)를 갭필할 때까지 전면에 갭필절연막(35)을 증착한다. 이때, 갭필절연막(35)은 고밀도플라즈마(High Density Plasma) 방식의 산화막으로 형성하여 트렌치(34)에 보이드가 발생하지 않도록 갭필한다.
다음으로, 패드질화막(33)을 연마정지막으로 이용한 CMP(Chemical Mechanical Polishing) 공정을 진행하여 갭필절연막(35)을 평탄화시킨다. 이상의 갭필절연막(35)은 통상적으로 소자분리막으로 일컫는다. 이하, 갭필절연막(35)을 '소자분리막(35)'이라고 약칭하며, 소자분리막(35)을 제외한 나머지 반도체 기판(31)은 활성영역(300)으로 정의된다.
도 4b에 도시된 바와 같이, 패드질화막(33)과 패드산화막(32)을 순차적으로 스트립한 후, 전면에 하드마스크(36)를 형성한다. 이때, 하드마스크(36)는 실리콘산화막(SiO2)으로 형성한다.
다음으로, 하드마스크(36) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 활성영역(300)의 중앙영역은 덮고 활성영역(300)의 모서리(즉, 소자분리막에 접하는 활성영역의 모서리 지역)를 오픈시키는 구조의 마스크(37)를 형성한다.
이어서, 마스크(37)를 식각배리어로 하드마스크(36)를 식각하여, 활성영역(300)의 중앙영역에만 하드마스크(36)를 잔류시킨다.
도 4c에 도시된 바와 같이, 마스크(37)를 제거한 후, 하드마스크(36)를 식각배리어로 노출된 활성영역(300)의 모서리 지역을 200Å∼600Å 범위로 식각하여 리세스영역(300b)를 형성한다.
따라서, 활성영역(300)은 평탄한 표면을 갖는 돌출영역(300a)과 리세스영역(300b)으로 구분되며, 돌출영역(300a)과 리세스영역(300b) 사이에 소정 단차가 존재하여 계단형 활성영역을 형성하게 된다.
상기 리세스영역(300b)을 형성하기 위한 식각 공정은 물리적 식각을 구현할 수 있는 식각가스를 사용하여 돌출영역(300a)과 리세스영역(300b)의 경계면이 파지티브 슬로프(301)를 갖도록 한다.
예컨대, 파지티브 슬로프를 구현하도록 진행하는 리세스영역(300b)의 형성 공정은, 압력은 10mtorr∼50mtorr 범위이고, 파워는 500W∼1500W 범위이며, 식각가스는 물리적식각을 수반하는 Cl2/HBr/O2의 혼합가스로 진행한다.
도 4d에 도시된 바와 같이, 후처리 식각으로 돌출영역과 리세스영역의 경계면의 프로파일을 네가티브슬로프로 바꿀 수 있는 식각 공정을 진행한다. 즉, 화학적식각(등방성 식각) 특성을 강화시키도록 하는 가스를 이용하여 후처리 식각을 진행하여, 돌출영역(300a)과 리세스영역(300b)의 경계면의 프로파일이 일정 곡률을 갖는 네가티브슬로프(Negative slope, 302)를 갖도록 한다.
이와 같이 네가티브슬로프(302)를 구현하도록 화학적식각특성을 강화하기 위해 사용하는 식각가스는 NF3 또는 SF6이다.
예컨대, 후처리 식각은 압력은 50mtorr∼200mtorr 범위이고, 파워는 100W∼500W 범위이며, 식각가스는 화학적식각을 강화시키는 NF3 또는 SF6 가스를 사용하여 진행한다.
전술한 바와 같이 제2방법은 먼저 1차로 파지티브 슬로프(301)를 형성한 후에, 2차로 화학적식각을 강화시키는 NF3 또는 SF6 가스를 사용하여 네가티브 슬로프(302)를 형성하고 있다.
위와 같이, 네가티브 슬로프(302)를 갖도록 후처리식각을 도입하면, 파지티브 슬로프를 갖는 활성영역에 비해 보다 넓은 활성영역을 확보할 수 있다.
도 4e에 도시된 바와 같이, 문턱전압 조절을 위한 이온주입 공정시 사용하는 스크린산화막을 형성하기 전에 전세정 공정을 진행한다. 이때, 하드마스크(36)로 사용된 실리콘산화막도 제거되고, 산화막질인 소자분리막(35)도 표면 일부가 제거된다.
이어서, 스크린산화막을 형성한 후 문턱전압조절을 위한 소정의 이온주입공정을 진행하고, 스크린산화막을 제거한 후 게이트절연막을 형성하기 전에 전세정 공정을 진행한다.
다음으로, 돌출영역(300a) 및 리세스영역(300b)의 표면 상에 게이트절연막(38)을 형성한 후, 게이트절연막(38) 상에 게이트전극용 도전막과 게이트하드마스크질화막을 증착한다.
이어서, 게이트패턴을 형성하기 위한 마스크 및 식각공정을 통해 활성영역의 돌출영역(300a)과 리세스영역(300b)에 동시에 걸치는 형태의 게이트패턴(39)을 형성한다. 따라서, 게이트패턴(39)은 게이트전극용 도전막과 게이트하드마스크질화막의 순서로 적층된 것이다.
이와 같이, 게이트패턴(39)을 돌출영역(300a)과 리세스영역(300b)에 동시에 걸치는 형태로 형성하면, 게이트패턴(39) 아래에서 정의되는 채널영역의 채널길이(40)를 길게 할 수 있다.
전술한 제1방법과 제2방법에 따르면, 본 발명은 활성영역을 돌출영역과 리세스영역으로 구분하여 계단형 활성영역 구조로 형성하므로써 셀영역을 3차원 구조로 형성하고 있고, 더불어 돌출영역과 리세스영역에 동시에 걸치는 형태로 게이트패턴을 형성하므로써 게이트패턴 아래에 형성되는 채널영역의 채널 길이(30, 40)를 종래보다 더욱 길게 하고 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 계단형 활성영역의 돌출영역과 리세스영역간 경계면을 네가티브 슬로프를 갖도록 하므로써 활성영역을 보다 넓게 확보할 수 있는 효과가 있다.

Claims (9)

  1. 돌출영역과 리세스영역으로 이루어지고, 상기 돌출영역과 리세스영역의 경계면이 네가티브 슬로프를 갖는 계단형 활성영역;
    상기 활성영역의 표면 상에 형성된 게이트절연막; 및
    상기 돌출영역과 리세스영역에 걸쳐서 형성된 게이트패턴
    을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 돌출영역과 상기 리세스영역간 단차는,
    200Å∼600Å 범위인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 돌출영역과 상기 레세스영역의 경계면은,
    일정 곡률을 갖는 네가티브 슬로프를 갖는 것을 특징으로 하는 반도체 소자.
  4. 반도체 기판을 소정 깊이로 식각하여 돌출영역과 리세스영역으로 이루어지 고, 상기 돌출영역과 리세스영역의 경계면이 네가티브 슬로프를 갖는 계단형 활성영역을 형성하는 단계;
    상기 계단형 활성영역의 표면 상에 게이트절연막을 형성하는 단계; 및
    상기 게이트절연막 상에 상기 돌출영역과 리세스영역에 걸치는 형태의 게이트패턴을 형성하는 단계
    을 포함하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 계단형 활성영역을 형성하는 단계는,
    상기 반도체 기판의 소정영역에 소자분리막을 형성하는 단계;
    상기 소자분리막에 의해 정의되는 활성영역 상부에 상기 활성영역의 중앙지역을 덮는 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각 배리어로 상기 활성영역의 모서리 지역을 소정 깊이로 식각하여 상기 돌출영역과 리세스영역을 형성하되, 물리적식각보다는 화학적식각이 메인이 되는 레시피로 식각하여 상기 리세스영역과 돌출영역의 경계면이 네가티브 슬로프를 갖도록 형성하는 단계; 및
    상기 하드마스크패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제5항에 있어서,
    상기 레세스영역을 형성하기 위한 레시피는,
    압력은 50mtorr∼200mtorr 범위이고, 파워는 100W∼500W 범위이며, 식각가스는 Cl2/HBr/O2의 혼합가스에 NF3 또는 SF6 가스를 추가하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제4항에 있어서,
    상기 계단형 활성영역을 형성하는 단계는,
    상기 반도체 기판의 소정영역에 소자분리막을 형성하는 단계;
    상기 소자분리막에 의해 정의되는 활성영역 상부에 상기 활성영역의 중앙지역을 덮는 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각 배리어로 상기 활성영역의 모서리 지역을 소정 깊이로 식각하여 상기 돌출영역과 리세스영역을 형성하되, 상기 리세스영역과 돌출영역의 경계면이 파지티브 슬로프를 갖도록 형성하는 단계;
    상기 리세스영역과 돌출영역의 경계면이 네가티브 슬로프를 갖도록 후처리 식각을 진행하는 단계; 및
    상기 하드마스크패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제7항에 있어서,
    상기 리세스영역과 돌출영역의 경계면이 파지티브 슬로프를 갖도록 형성하는 단계는,
    10mtorr∼50mtorr 범위의 압력과 500W∼1500W 범위의 파워를 이용하며, 식각가스는 Cl2/HBr/O2의 혼합가스를 이용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제7항에 있어서,
    상기 리세스영역과 돌출영역의 경계면이 네가티브 슬로프를 갖도록 후처리 식각을 진행하는 단계는,
    50mtorr∼200mtorr 범위의 압력과 100W∼500W 범위의 파워를 사용하며, 식각가스는 NF3 또는 SF6 가스를 사용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
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KR100772717B1 (ko) * 2005-01-31 2007-11-02 주식회사 하이닉스반도체 비대칭셀트랜지스터를 갖는 반도체소자 및 그의 제조 방법
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KR100968413B1 (ko) * 2008-01-28 2010-07-07 주식회사 하이닉스반도체 돌출형상의 채널구조를 갖는 반도체 소자 및 그 제조방법

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