KR100607326B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 셀 영역에 소자분리용 트렌치 형성을 완료한 이후에 포토레지스트를 마스크로 하는 식각 공정으로 페리 영역에 소자분리용 트렌치를 형성하여 페리 영역의 액티브 기판의 탑 코너 부위를 라운딩시킴으로써, 게이트 산화막의 씨닝(thinning) 현상을 방지하기 위한 기술이다.
이와 같은 본 발명을 이용하면, 게이트 산화막 씨닝으로 인한 험프(Hump) 현상을 원천적으로 막을 수 있는 효과가 있다.
씨닝(thinning) 현상, 험프(hump), 탑 코너 라운딩

Description

반도체 소자의 제조방법{Method for fabricating semiconductor device}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조공정 단면도
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
20 : 반도체 기판 25 : 소자분리막
26 : 게이트 산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 게이트 산화막의 씨닝(thinning) 현상을 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조공정 단면도이다.
도 1a에 도시하는 바와 같이, 셀 영역(cell region) 및 페리 영역(peri region)으로 구분되며 활성 영역과 및 필드 영역이 정의된 반도체 기판(10)상에 패드 산화막(11)과 패드 질화막(12)을 차례로 형성하고, 상기 패드 질화막(12)상에 제 1 포토레지스트(PR1)를 도포한다.
이어, 셀 영역에 정의된 필드 영역이 오픈되도록 노광 및 현상 공정으로 상기 제 1 포토레지스트(PR1)를 패터닝하고, 패터닝된 제 1 포토레지스트(PR1)를 마스크로 상기 패드 질화막(12)과 패드 산화막(11)을 식각한다.
그런 다음, 상기 제 1 포토레지스트(PR1)를 제거하고 도 1b에 도시하는 바와 같이 전면에 제 2 포토레지스트(PR2)를 도포한다.
그리고, 페리 영역에 정의된 필드 영역이 오픈되도록 노광 및 현상 공정으로 상기 제 2 포토레지스트(PR2)를 패터닝하고, 패터닝된 제 2 포토레지스트(PR2)를 마스크로 상기 패드 질화막(12)과 패드 산화막(11)과 반도체 기판(10)을 식각하여 제 1 트렌치(13)를 형성한다.
상기 제 1 트렌치(13)의 깊이는 셀 영역과 페리 영역의 소자분리막 깊이 차이만큼이 되도록 한다.
상기 제 1 트렌치(13) 식각 공정시 제 2 포토레지스트(PR2)의 카본(carbon) 성분에 의해 폴리머(polymer)가 발생되게 되는데, 이 폴리머 성분이 식각면에 증착됨에 따라서 A 부분에 나타낸 바와 같이 상기 제 1 트렌치(13)의 탑 코너(top corner) 부위가 라운딩(rounding)되게 된다. 즉, 제 1 트렌치(13)에 탑 코너 라운딩(Top Corner Rounding : TCR)이 형성되게 된다.
이어, 도 1c에 도시하는 바와 같이 상기 제 2 포토레지스트(PR2)를 제거하고, 상기 패드 질화막(12)을 마스크로 셀 영역 및 페리 영역의 반도체 기판(10)을 식각하여 상기 셀 영역에는 제 2 트렌치(14)를 형성하고, 상기 페리 영역에는 상기 제 2 트렌치(14)보다 깊은 깊이를 갖는 제 3 트렌치(15)를 형성한다. 여기서, 상기 제 3 트렌치(15)와 제 2 트렌치(14)의 깊이 차이는 상기 제 1 트렌치(13)의 깊이에 해당된다.
상기 제 2, 제 3 트렌치(14)(15) 식각 공정이 포토레지스트가 아닌 패드 질화막(12)을 마스크로 진행되므로 탑 코너 라운딩(TCR)이 형성되지 않을 뿐만 아니라, 제 1 트렌치(13)에 이미 형성된 탑 코너 라운딩(TCR)이 제거되게 된다.
이후, 도 1d에 도시하는 바와 같이 상기 제 2, 제 3 트렌치(14)(15)가 완전히 매립되도록 전면에 산화막을 증착하고 상기 패드 질화막(12)이 노출되도록 상기 산화막을 CMP(Chemical Mechanical Polishing)하여 상기 제 2, 제 3 트렌치(14)(15)내에 소자분리막(16)을 형성한다.
그런 다음, 상기 패드 질화막(12)과 패드 산화막(11)을 제거하여 액티브 영역의 반도체 기판(10)을 노출시킨다. 상기 패드 산화막(11) 제거시 플로팅 게이트가 형성될 공간을 확보하기 위하여 상기 반도체 기판(10) 표면보다 돌출된 소자분리막(16)도 함께 제거되어 각진 형태를 갖는 액티브 영역의 탑 코너 부위가 노출되게 된다.
이어, 상기 노출된 반도체 기판(10)에 게이트 산화막(17)을 형성한다.
상기 액티브 영역의 반도체 기판(10)의 탑 코너 부위가 각진 형태를 가짐에 따라서 B 부분에 나타낸 바와 같이 액티브 영역의 에지 부분에서 게이트 산화막(17)이 두께가 얇아지는 씨닝(thinning) 현상이 발생되게 된다.
이와 같이 게이트 산화막(17)에 씨닝 현상이 발생되게 되면 패리 영역의 저 전압 소자에 전류가 정해진 스펙 이상으로 흐르는 험프(hump) 현상이 유발되게 된다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 페리 영역에 형성되는 게이트 산화막의 씨닝 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 험프 현상을 방지하는데 있다.
본 발명에 따른 반도체 소자의 제조방법은 셀 영역 및 페리 영역으로 구분되며 활성 영역 및 필드 영역이 정의된 반도체 기판을 제공하는 단계와, 상기 반도체 기판상에 패드 산화막과 패드 질화막을 차례로 형성하는 단계와, 상기 셀 영역에 정의된 필드 영역의 상기 패드 질화막과 상기 패드 산화막과 상기 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계와, 상기 페리 영역에 정의된 필드 영역을 노출하는 제 1 포토레지스트를 형성하는 단계와, 상기 제 1 포토레지스트를 마스크로 상기 패드 질화막과 상기 패드 산화막과 상기 반도체 기판을 식각하여 제 2 트렌치를 형성하고 상기 페리 영역에 정의된 셀 영역의 반도체 기판 탑 코너를 라운드시키는 단계와, 상기 제 1 포토레지스트를 제거하는 단계와, 상기 제 1, 제 2 트렌치내에 소자분리막을 형성하는 단계와, 상기 패드 질화막과 패드 산화막을 제거 하여 액티브 영역의 반도체 기판을 노출시키는 단계와, 상기 노출된 액티브 영역의 반도체 기판상에 게이트 산화막을 형성하는 단계를 포함한다.
바람직하게, 상기 제 2 트렌치를 플라즈마 식각 공정을 이용하여 형성하는 것을 특징으로 한다.
바람직하게, 상기 플라즈마 식각 공정시 식각 장비로 RIE(Reactive Ion Etching), MERIE(agnetron Enhanced Reactive Ion Etching), ICP(Inductively Coupled Plasma), ECR(Electron Cyclotron Resonance), 헬리콘(helicon) 장비 중 어느 하나를 사용하는 것을 특징으로 한다.
바람직하게, 상기 제 2 트렌치 형성시 식각 가스로 HBr, NF3, Cl2, BCL3, C2F6, CHF3, CF4, C4F6, C5F6, C4F8 중 적어도 어느 하나를 사용하는 것을 특징으로 한다.
바람직하게, 상기 제 1 포토레지스트는 KrF용 포토레지스트인 것을 특징으로 한다.
바람직하게, 상기 (c) 단계는 상기 패드 질화막상에 하드마스크막을 형성하는 단계와, 상기 하드마스크막상에 상기 셀 영역에 정의된 필드 영역을 오픈하는 제 2 포토레지스트를 형성하는 단계와, 상기 제 2 포토레지스트를 마스크로 상기 하드마스크막을 패터닝하는 단계와, 상기 제 2 포토레지스트를 제거하는 단계와, 상기 패터닝된 하드마스크막을 마스크로 상기 패드 질화막과 상기 패드 산화막과 상기 반도체 기판을 식각하여 상기 제 1 트렌치를 형성하는 단계로 이루어짐을 특 징으로 한다.
더욱 바람직하게, 상기 하드마스크막은 산화막, 산화질화막, 질화막, 폴리실리콘막 중 적어도 어느 하나를 이용하여 형성하는 것을 특징으로 한다.
더욱 바람직하게, 상기 제 2 포토레지스트는 ArF용 포토레지스트인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
본 발명에 따른 반도체 소자 제조를 위해서는 먼저, 도 2a에 도시하는 바와 같이 셀 영역 및 페리 영역으로 구분되며 활성 영역과 및 필드 영역이 정의된 반도체 기판(20)상에 패드 산화막(21)과 패드 질화막(22)을 차례로 형성하고, 상기 패드 질화막(22)상에 제 1 포토레지스트(PR1)를 도포한다.
상기 제 1 포토레지스트(PR1)는 ArF 광원을 노광광원으로 하는 ArF용 포토레지스트로써, 그 두께가 얇고 플라즈마(plasma)에 취약하나 미세 패터닝에 유리한 장점을 가지므로 패턴 사이즈가 작은 셀 영역의 패터닝을 위해서는 ArF용 포토레지 스트를 사용해야 한다.
그런 다음, 상기 셀 영역에 정의된 필드 영역이 오픈되도록 노광 및 현상 공정으로 상기 제 1 포토레지스트(PR1)를 패터닝한다.
이어서, 패터닝된 제 1 포토레지스트(PR1)를 마스크로 상기 패드 질화막(22)과 패드 산화막(21)을 식각한 다음, 상기 제 1 포토레지스트(PR1)를 제거한다.
전술한 바와 같이, 상기 제 1 포토레지스트(PR1)는 그 두께가 얇고 플라즈마에 취약하므로, 패드 질화막(22)과 패드 산화막(21) 식각 공정시 상기 제 1 포토레지스트(PR1)에 변형(deformation)이 발생될 수 있다. 이에, 도면으로 도시하지 않았지만 상기 패드 질화막(22)과 패드 산화막(21) 식각시 하드마스크 공정을 이용하여도 무방하다.
즉, 상기 제 1 포토레지스트(PR1)를 형성하기 전에 산화막, 산화질화막, 질화막, 폴리실리콘막 중 적어도 어느 하나를 이용하여 하드마스크막을 형성하고, 하드마스크막상에 제 1 포토레지스트(PR1)를 형성한 다음, 상기 셀 영역에 정의된 필드 영역이 오픈되도록 노광 및 현상 공정으로 상기 제 1 포토레지스트(PR1)를 패터닝한다. 그리고, 패터닝된 제 1 포토레지스트(PR1)를 마스크로 하는 식각공정으로 상기 하드마스크막을 패터닝하고, 상기 제 1 포토레지스트(PR1)를 제거한 다음 패터닝된 하드마스크막을 마스크로 하부의 패드 질화막(22)과 패드 산화막(21)을 식각한 후, 상기 하드마스크막을 제거한다.
그런 다음, 도 2b에 도시하는 바와 같이 상기 패드 질화막(22)을 마스크로 셀 영역의 반도체 기판(20)을 식각하여 제 1 트렌치(23)를 형성한다. 상기 제 1 트 렌치(23)를 셀 영역에서 요구하는 소자분리막의 깊이에 해당되는 깊이로 형성한다.
그런 다음, 도 2c에 도시하는 바와 같이 전면에 제 2 포토레지스트(PR2)를 도포하고, 페리 영역에 정의된 필드 영역이 오픈되도록 노광 및 현상 공정으로 상기 제 2 포토레지스트(PR2)를 패터닝한다.
페리 영역에 형성되는 제 2 포토레지스트(PR2)는 KrF 광원을 노광광원으로 사용하는 KrF용 포토레지스트로, ArF용 포토레지스트에 비하여 미세 패터닝에는 불리하나 두꺼운 두께로 형성이 가능하고 플라즈마에 강한 특성을 가지므로, 패턴 사이즈가 큰 페리 영역에서는 KrF용 포토레지스트를 사용한다.
그리고, 패터닝된 제 2 포토레지스트(PR2)를 마스크로 상기 패드 질화막(22)과 패드 산화막(21)을 식각하고, 플라즈마 식각 공정을 이용하여 페리 영역에서 요구하는 소자분리막의 깊이만큼 상기 반도체 기판(20)을 식각하여 제 2 트렌치(24)를 형성한다.
상기 플라즈마 식각 공정시 제 2 포토레지스트(PR2)의 카본(carbon) 성분에 의해 폴리머가 발생되게 되는데, 이 폴리머 성분이 식각면에 증착됨에 따라서 c 부분에 나타낸 바와 같이 상기 제 2 트렌치(24)의 탑 코너(top corner) 부위의 반도체 기판(20)이 라운딩(rounding)되게 된다. 즉, 페리 영역의 반도체 기판(20)에 탑 코너 라운딩(TCR)이 형성되게 된다.
상기 플라즈마 식각 공정시 식각 장비로 RIE(Reactive Ion Etching), MERIE(agnetron Enhanced Reactive Ion Etching), ICP(Inductively Coupled Plasma), ECR(Electron Cyclotron Resonance), 헬리콘(helicon) 장비 중 어느 하나 를 사용하고, 식각 가스로는 HBr, NF3, Cl2, BCL3, C2F6, CHF3, CF4, C4F6, C5F6, C4F8 중 적어도 어느 하나를 사용하는 것이 좋다.
이어, 도 2d에 도시하는 바와 같이 상기 제 1, 제 2 트렌치(23)(24)가 완전히 매립되도록 전면에 산화막을 증착하고, 상기 패드 질화막(22)이 노출되도록 상기 산화막을 CMP하여 상기 제 1, 제 2 트렌치(23)(24)내에 소자분리막(25)을 형성한다.
그런 다음, 도 2e에 도시하는 바와 같이 상기 패드 질화막(22)과 패드 산화막(21)을 차례로 제거하여 액티브 영역의 반도체 기판(20)을 노출시킨다.
이때, 플로팅 게이트가 형성될 공간을 확보하기 위하여 상기 패드 산화막(21) 제거시 상기 반도체 기판(20) 표면보다 돌출된 소자분리막(25)도 함께 제거한다. 따라서, 탑 코너 라운딩(TCR)이 형성된 액티브 영역의 탑 코너 부위가 노출되게 된다.
이어서, 노출된 액티브 영역의 반도체 기판(20)에 산화막을 성장시키어 게이트 산화막(26)을 형성한다. 상기 액티브 영역의 탑 코너 부위가 라운드한 프로파일을 가지므로 균일한 두께를 갖는 상기 게이트 산화막(26)이 형성되게 된다. 즉, 게이트 산화막(26)에 씨닝 현상이 발생되지 않는다.
이후 도면에는 도시하지 않았지만, 전면에 폴리실리콘막을 증착하고 상기 소자분리막(25)이 노출되도록 상기 폴리실리콘막을 CMP하여 게이트를 형성한 다음, 통상의 소자 제조 공정을 통해 반도체 소자를 제조를 완료한다.
이상의 실시예에서는 셀 영역의 소자분리용 트렌치와 페리 영역의 소자분리용 트렌치 깊이를 다르게 형성하는 듀얼 트렌치(dual trench) 구조에 대해서만 언급하였으나, 본 발명은 셀 영역과 페리 영역에 동일한 깊이로 소자분리용 트렌치를 형성하는 싱글 트렌치(single trench) 구조 및 2가지 또는 3가지 이상의 깊이로 소자분리용 트랜치를 형성하는 멀티 트렌치(multi trench) 구조에도 적용 가능하다.
한편, 이상의 실시예에서는 셀프 얼라인 플로팅 게이트(Self Aligned Floating Gate) 공정에 적용된 경우에 대해서만 언급하였으나, 본 발명은 STI 구조의 소자분리막을 형성한 다음에 게이트 전극을 형성하는 전통적인 STI(conventional Shallow Trench Isolation) 공정 및 게이트 전극을 먼저 형성하고 소자분리용 트렌치 형성시 게이트 전극을 함께 패터닝하는 셀프 얼라인 STI(self aligned Shallow Trench Isolation) 공정 등 STI 구조의 소자분리막을 형성하는 모든 반도체 소자 제조에 적용 가능함을 밝혀 둔다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
셀 영역에 소자분리용 트렌치를 형성한 이후에 포토레지스트를 마스크로 하는 식각 공정으로 페리 영역에 소자분리용 트렌치를 형성하므로, 페리 영역의 액티브 기판 탑 코너 부위를 라운드하게 형성할 수 있다.
따라서, 균일한 두께의 게이트 산화막 형성이 가능하므로, 게이트 산화막 씨닝(thinning)으로 인한 험프 현상을 원천적으로 방지할 수 있다.

Claims (8)

  1. (a) 셀 영역 및 페리 영역으로 구분되며 활성 영역 및 필드 영역이 정의된 반도체 기판을 제공하는 단계;
    (b) 상기 반도체 기판상에 패드 산화막과 패드 질화막을 차례로 형성하는 단계;
    (c) 상기 셀 영역에 정의된 필드 영역의 상기 패드 질화막과 상기 패드 산화막과 상기 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계;
    (d) 상기 페리 영역에 정의된 필드 영역을 노출하는 제 1 포토레지스트를 형성하는 단계;
    (e) 상기 제 1 포토레지스트를 마스크로 상기 패드 질화막과 상기 패드 산화막과 상기 반도체 기판을 식각하여 제 2 트렌치를 형성하고 상기 페리 영역에 정의된 셀 영역의 반도체 기판 탑 코너를 라운드시키는 단계;
    (f) 상기 제 1 포토레지스트를 제거하는 단계;
    (g) 상기 제 1, 제 2 트렌치내에 소자분리막을 형성하는 단계;
    (h) 상기 패드 질화막과 패드 산화막을 제거하여 액티브 영역의 반도체 기판을 노출시키는 단계;
    (i) 상기 노출된 액티브 영역의 반도체 기판상에 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 제 2 트렌치를 플라즈마 식각 공정을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2항에 있어서,
    상기 플라즈마 식각 공정시 식각 장비로 RIE(Reactive Ion Etching), MERIE(agnetron Enhanced Reactive Ion Etching), ICP(Inductively Coupled Plasma), ECR(Electron Cyclotron Resonance), 헬리콘(helicon) 장비 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 제 2 트렌치 형성시 식각 가스로 HBr, NF3, Cl2, BCL3, C2F6, CHF3, CF4, C4F6, C5F6, C4F8 중 적어도 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 제 1 포토레지스트는 KrF용 포토레지스트인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1항에 있어서,
    상기 (c) 단계는 상기 패드 질화막상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막상에 상기 셀 영역에 정의된 필드 영역을 오픈하는 제 2 포토레지스트를 형성하는 단계;
    상기 제 2 포토레지스트를 마스크로 상기 하드마스크막을 패터닝하는 단계;
    상기 제 2 포토레지스트를 제거하는 단계; 및
    상기 패터닝된 하드마스크막을 마스크로 상기 패드 질화막과 상기 패드 산화막과 상기 반도체 기판을 식각하여 상기 제 1 트렌치를 형성하는 단계로 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6항에 있어서,
    상기 하드마스크막은 산화막, 산화질화막, 질화막, 폴리실리콘막 중 적어도 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6항에 있어서,
    상기 제 2 포토레지스트는 ArF용 포토레지스트인 것을 특징으로 하는 반도체 소자의 제조방법.
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