KR20070069815A - 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법 - Google Patents

벌브 리세스 게이트를 갖는 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 리세스의 탑부분에 어택을 방지할 수 있는 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상에 하드마스크패턴을 형성하는 단계, 상기 하드마스크패턴을 식각마스크로 상기 반도체 기판을 소정 식각하여 제1리세스를 형성하는 단계, 상기 제1리세스를 포함하는 상기 반도체 기판 상에 스페이서를 형성하되 상기 반도체 기판 상에 두께를 제1리세스 바닥의 스페이서보다 더 두껍게 형성하는 단계;, 상기 제1리세스 아래의 상기 스페이서를 식각하는 단계, 상기 스페이서를 하드마스크로 상기 제1리세스 아래의 상기 반도체 기판을 식각하여 상기 제1리세스보다 크고 라운드진 제2리세스를 형성하는 단계, 상기 제1리세스의 측벽과 상기 반도체 기판 상에 잔류하는 스페이서를 제거하는 단계, 상기 제1리세스와 제2리세스로 이루어진 리세스 상에 게이트패턴을 형성하는 단계를 포함하고, 상기한 본 발명은 스페이서를 형성하여 리세스의 탑부분에 어택을 방지함으로써 게이트산화막의 GOI을 증가시키는 효과가 있다.
스페이서, 등방성식각, 리세스게이트

Description

벌브 리세스 게이트를 갖는 반도체 소자의 제조방법{METHOD FOR FABRICATING THE SAME OF SEMICONDUCTOR DEVICE WITH BULB RECESS GATE}
도 1은 종래 기술에 따른 리세스 게이트를 갖는 반도체 소자를 설명하기 위한 TEM사진,
도 2는 종래 기술에 따른 벌브 리세스 게이트를 갖는 반도체 소자를 설명하기 위한 TEM사진,
도 3a 내지 도 3f는 본 발명에 따른 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 희생산화막 34 : 하드마스크
35 : 제1리세스 36 : 스페이서
37 : 제2리세스 38 : 게이트절연막
39 : 게이트패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 것이다.
반도체 소자의 고집적화에 따라 반도체 소자의 리프레쉬 특성을 확보하기 위해 게이트패턴 아래의 활성영역을 소정깊이 식각하여 리세스 게이트를 형성하는 방법이 실시되고 있다. 그러나, 반도체 소자의 디자인 룰이 점점 더 작아짐에 따라 충분한 리프레쉬 특성을 얻기가 어렵고, 리세스의 깊이는 한계가 있으며 리세스를 깊게 할수록 리세스 프로파일이 나빠져서 충분한 채널 길이를 확보하기 어려운 문제점이 있다.
도 1은 종래 기술에 따른 반도체 소자의 리세스 게이트를 설명하기 위한 TEM사진이다.
도 1을 참조하면, 반도체 소자의 고집적화와 리세스를 과도하게 깊이 형성하여 리세스의 프로파일(100)이 좋지 못한 것을 알 수 있다.
따라서, 이러한 한계를 극복하고 채널길이는 길게 하면서 게이트와의 오버랩을 고려하여 탑CD는 작게, 리세스의 바텀부분은 넓게 형성되는 벌브 리세스 게이트(Bulb Recess Gate)공정을 실시하고 있다.
도 2는 종래 기술에 따른 반도체 소자의 벌브 리세스 게이트를 설명하기 위한 TEM사진이다.
도 2를 참조하면, 상기 도 1의 리세스 게이트에 비해 채널길이가 늘어나면서 탑CD는 작게, 리세스의 바텀부분은 넓게 형성된 벌브 리세스 게이트를 알 수 있다. 그러나, 벌브 리세스 게이트를 형성하는 과정에서 리세스의 탑부분에 어택(200)이 발생하여 게이트산화막의 GOI(Gate Oxide Integrity;GOI)을 보장할 수 있는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 리세스의 탑부분에 어택을 방지할 수 있는 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판 상에 하드마스크패턴을 형성하는 단계, 상기 하드마스크패턴을 식각마스크로 상기 반도체 기판을 소정 식각하여 제1리세스를 형성하는 단계, 상기 제1리세스를 포함하는 상기 반도체 기판 상에 스페이서를 형성하되 상기 반도체 기판 상에 두께를 제1리세스 바닥의 스페이서보다 더 두껍게 형성하는 단계, 상기 제1리세스 아래의 상기 스페이서를 식각하는 단계, 상기 스페이서를 하드마스크로 상기 제1리세스 아래의 상기 반도체 기판을 식각하여 상기 제1리세스보다 크고 라운드진 제2리세스를 형성하는 단계, 상기 제1리세스의 측벽과 상기 반도체 기판 상에 잔류하는 스페이 서를 제거하는 단계, 상기 제1리세스와 제2리세스로 이루어진 리세스 상에 게이트패턴을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31)에 STI공정을 통해 소자분리막(32)을 형성한다. 여기서, 소자분리막(32)은 활성영역을 정의하기 위한 것으로, 적어도 후속 리세스 게이트의 깊이보다 깊게 형성한다.
이를 위해, 반도체 기판(31)의 소정영역을 식각하여 트렌치를 형성한다. 상기 트렌치에 절연막을 매립하고, 화학적기계적연마(Chemical Mechanical Polishing;CMP)로 분리하여 형성한다.
이어서, 소자분리막(32) 상에 희생산화막(33)을 형성한다. 이때, 희생산화막(33)은 소자분리막 공정시 사용된 패드산화막일 수 있다.
다음으로, 희생산화막(33) 상에 하드마스크(34)를 형성한다. 여기서, 하드마스크(334)는 후속 반도체 기판(31)을 식각시 감광막의 마진을 확보하기 위한 것으로 폴리실리콘, PE질화막, LP질화막, SiON 및 비정질카본(Amorphous Carbon)의 그룹 중에서 선택된 어느 하나 또는 두가지 이상을 적층하여 형성할 수 있다.
다음으로, 하드마스크(34)와 희생산화막(33)을 패터닝하여 리세스 예정지역 을 오픈시킨다. 이를 위해, 도시되지는 않았지만 하드마스크(34) 상에 감광막을 형성하고, 노광 및 현상으로 패터닝한다. 패터닝된 감광막을 식각마스크로 하드마스크(34)와 희생산화막(33)을 식각한다. 이어서, 감광막을 산소 플라즈마를 이용하여 제거한다.
도 3b에 도시된 바와 같이, 하드마스크(34)를 식각마스크로 반도체 기판(31)의 소정부분을 식각하여 제1리세스(35)를 형성한다.
이때, 제1리세스(35)는 500Å∼2000Å의 깊이를 갖는 수직프로파일로 형성하고, 제1리세스(35)가 형성되는 시점에서 하드마스크(34)는 모두 소실된다. 또한, 하드마스크(34)는 제1리세스(35)가 형성되는 것과 동시에 소실되지 않고, 제1리세스(35) 형성 후 산소플라즈마 또는 습식세정으로 제거할 수 있다.
도 3c에 도시된 바와 같이, 제1리세스(35)를 포함하는 반도체 기판(31) 상에 스텝커버리지가 낮은 스페이서(36)를 형성한다.
여기서, 스페이서(36)는 후속 벌브 리세스 공정시 제1리세스(35) 탑부분의 어택을 방지하기 위한 것으로, 반도체 기판(31) 상부에 형성된 두께가 제1리세스(35)의 측벽이나, 아래 바닥부분의 두께보다 더 크게 형성한다. 또한, 스페이서(36)는 스텝커버리지가 나쁜 물질은 모두 사용할 수 있지만, 바람직하게는 USG 또는 TEOS로 형성하되, 반도체 기판(31) 상부에 두께가 100Å∼200Å, 제1리세스(35) 아래 바닥부분의 두께가 20Å∼30Å이 되도록 형성한다.
도 3d에 도시된 바와 같이, 제1리세스(35) 아래의 스페이서(36)를 식각하여 반도체 기판(31)이 오픈되도록 형성하되, 스페이서(36)의 식각이 끝나는 시점에서 반도체 기판(31)이 50Å∼100Å의 깊이만큼 추가식각 될 수 있다.
이를 위해, TCP 또는 ICP타입의 플라즈마 식각챔버에서 CF4, CHF3, Ar 및 O2 의 혼합가스로 실시하되, 5mT∼40mT의 압력, 300Ｗ∼800Ｗ의 탑파워, 20Ｗ∼200Ｗ의 바텀파워로 실시한다.
도 3e에 도시된 바와 같이, 스페이서(36)를 하드마스크로 상기 제1리세스(35) 아래의 상기 반도체 기판(31)을 식각하여 상기 제1리세스(35)보다 크고 라운드진 제2리세스(37)를 형성한다.
이를 위해, 등방성 식각을 진행하되, CF4, HBr, Cl2 및 SF6 의 그룹 중에서 선택된 어느 하나 또는 두가지 이상의 혼합가스에 산소가스를 첨가하여 식각한다. 또한, 제1리세스(35) 아래의 스페이서(36) 식각과 동일하게 제2리세스(37)는 인시튜(in-situ)로 진행한다. 그리고, 10mT∼60mT의 압력과 1Ｗ∼100Ｗ의 바텀파워를 인가하여 식각한다.
이때, 제1리세스(35)의 측벽과 탑코너는 스페이서(36)로 인해 소실되지 않는다.
도 3f에 도시된 바와 같이, 제1리세스(35)의 측벽과 상기 반도체 기판(31) 상에 잔류하는 스페이서(36)를 제거한다. 이를 위해, HF 또는 BOE의 습식세정공정을 실시하는데, 스페이서(36)의 제거와 동시에 희생산화막(33)과 식각잔류물이 제거된다.
이어서, 라운딩공정을 실시한다. 라운딩공정은 리세스의 탑코너를 라운딩시 키기 위한 것으로, 대미지층(Damaged Layer)을 식각하는 LET공정을 실시한다. 따라서, 제1리세스(35)의 탑코너가 라운딩 되어, 누설전류의 스트레스 포인트를 제거하므로 리프레시 특성이 개선된다.
이어서, 제1리세스(35)와 제2리세스(37)로 이루어진 리세스를 포함한 반도체 기판(31) 상에 게이트절연막(38)을 형성한다.
이하, 제1리세스(35)와 제2리세스(37)로 이루어진 리세스를 '벌브 리세스(35, 37)'라고 한다.
이어서, 게이트절연막(38) 상에 벌브 리세스(35, 37)에 일부가 매립되고, 나머지는 반도체 기판(31)의 상부로 노출된 게이트패턴(39)을 형성한다. 여기서, 게이트패턴(39)은 폴리실리콘막(39a), 게이트전극(39b)과 게이트하드마스크(39c)가 순차적으로 적층된 구조를 갖는다.
상기한 본 발명은, 스텝커버리지가 나쁜 스페이서를 형성하여 리세스의 탑부분에 어택을 방지하고, 라운딩 공정을 실시하여 리세스 탑코너의 스트레스 포인트를 없앨 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법은 스페이서를 형성하여 리세스의 탑부분에 어택을 방지함으로써 게이트산화막의 GOI를 증가시키는 효과가 있다.

Claims (20)

  1. 반도체 기판 상에 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각마스크로 상기 반도체 기판을 소정 식각하여 제1리세스를 형성하는 단계;
    상기 제1리세스를 포함하는 상기 반도체 기판 상에 스페이서를 형성하되 상기 반도체 기판 상에 두께를 제1리세스 바닥의 스페이서보다 더 두껍게 형성하는 단계;
    상기 제1리세스 바닥의 상기 스페이서를 식각하는 단계;
    상기 스페이서를 하드마스크로 상기 제1리세스 아래의 상기 반도체 기판을 식각하여 상기 제1리세스보다 크고 라운드진 제2리세스를 형성하는 단계;
    상기 제1리세스의 측벽과 상기 반도체 기판 상에 잔류하는 스페이서를 제거하는 단계; 및
    상기 제1리세스와 제2리세스로 이루어진 리세스 상에 게이트패턴을 형성하는 단계
    를 포함하는 반도체 기판의 제조방법.
  2. 제1항에 있어서,
    상기 스페이서는,
    상기 반도체 기판 상부에 형성된 두께가 상기 제1리세스 아래와 측벽에 형성된 두께보다 더 크게 형성되는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 스페이서는,
    USG 또는 TEOS의 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 스페이서는,
    상기 반도체 기판 상부에 형성되는 두께가 100Å∼200Å, 제1리세스 바닥에 형성되는 두께가 20Å∼30Å이 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 제1리세스는 500Å∼2000Å의 깊이로 형성하는 것을 특징으로 하는 반 도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 하드마스크패턴은,
    희생산화막과 하드마스크가 순차로 적층된 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 하드마스크는 폴리, PE질화막, LP질화막, SiON 및 비정질 카본의 그룹 중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 하드마스크는,
    상기 제1리세스의 형성시 동시에 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제7항에 있어서,
    상기 하드마스크는,
    산소 플라즈마 또는 습식세정공정으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제1항에 있어서,
    상기 제1리세스 아래의 스페이서를 식각하는 단계는,
    상기 제1리세스 아래의 반도체 기판을 소정부분 추가 식각하되, 50Å∼100Å 의 깊이를 더 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제10항에 있어서,
    상기 제1리세스 아래의 스페이서를 식각하는 단계는,
    CF4, CHF3, Ar 및 O2 의 혼합가스로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제11항에 있어서,
    상기 제1리세스 아래의 스페이서를 식각하는 단계는,
    TCP 또는 ICP타입의 플라즈마 챔버에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제12항에 있어서,
    상기 제1리세스 아래의 스페이서를 식각하는 단계는,
    압력을 5∼40mT, 탑파워를 300Ｗ∼800Ｗ, 바텀파워를 20Ｗ∼200Ｗ로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제1항에 있어서,
    상기 제2리세스를 형성하는 단계는,
    등방성 식각을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제1항에 있어서,
    상기 제2리세스를 형성하는 단계는,
    상기 제1리세스 아래의 스페이서를 식각하는 단계와 동일하게 인시튜로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제15항에 있어서,
    상기 제2리세스를 형성하는 단계는,
    CF4, HBr, Cl2 및 SF6 의 그룹 중에서 선택된 어느 하나 또는 두가지 이상의 혼합가스에 산소가스를 첨가하여 식각을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제16항에 있어서,
    상기 제2리세스를 형성하는 단계는,
    10mT∼60mT의 압력, 0Ｗ∼100Ｗ의 바텀파워로 식각을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제1항에 있어서,
    상기 제1리세스와 제2리세스로 이루어진 리세스는,
    벌브형으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제1항에 있어서,
    상기 스페이서를 제거하는 단계는,
    HF 또는 BOE의 습식세정공정으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제19항에 있어서,
    상기 스페이서를 제거하는 단계 후,
    라운딩 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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