KR20070047042A - 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법 - Google Patents

플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법 Download PDF

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KR20070047042A
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Abstract

본 발명은 첨점을 제거하면서, 채널길이를 늘리는 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상에 리세스 예정지역을 노출시킨 마스크패턴을 형성하는 단계, 상기 마스크패턴을 식각마스크로 상기 반도체 기판을 식각하여 제1리세스를 형성하는 단계, 상기 제1리세스를 포함하는 반도체 기판의 전면에 스페이서를 형성하는 단계, 상기 스페이서및 마스크패턴을 식각배리어로 하여 상기 제1리세스 아래의 반도체 기판을 식각하여 제2리세스를 형성하는 단계, 상기 제2리세스의 모양을 라운드형태로 바꾸는 사이드 산화막을 형성하는 단계, 상기 스페이서와 사이드 산화막을 제거하는 단계, 상기 제1 및 제2리세스로 이루어진 리세스 상에 게이트패턴을 형성하는 단계를 포함하고, 상기한 본 발명은 채널면적을 증가시켜 문턱전압이 높이지고, 이로인해 항복전합특성이 좋아지며, 라운딩 공정으로 리프레시 특성이 향상되는 효과가 있다.
산화막, 플라스크형 리세스, 세정공정

Description

플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법{METHOD FOR FABRICATION THE SAME OF SEMICONDUCTOR DEVICE WITH RECESS GATE OF FLASK SHAPE}
도 1a 내지 도 1b는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 2는 종래기술에 따른 반도체 소자를 설명하기 위한 단면도,
도 3a 내지 도 3g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 4와 도 5는 종래기술과 본 발명의 리세스 프로파일을 비교하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 마스크패턴 24 : 감광막
25 : 제1리세스 26 : 스페이서
27a : 제2리세스 28 : 산화막
29 : 게이트절연막 30 : 게이트패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 이온주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 접합 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.
이를 개선하기 위해 게이트 배선 형성방법으로 활성영역 기판을 리세스패턴으로 식각 후 게이트를 형성하는 리세스게이트 공정이 실시되고 있다. 상기 리세스게이트 공정을 적용하면 채널길이 증가 및 이온주입 도핑 농도의 감소가 가능하여 소자의 리프레시 특성이 개선된다.
도 1a 내지 도 1b는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 활성영역을 정의하는 소자분리막(12)을 형성한다. 소자분리막(12) 상에 마스크패턴(13)을 형성한다. 여기서 마스크패턴(13)은 희생산화막(13a), 하드마스크(13b), 감광막(13c)으로 구성된다.
도 1b를 참조하면, 마스크패턴(13)을 식각마스크로 반도체 기판(11)의 소정부분을 한번에 식각하여 리세스(14)를 형성한다. 이때, 리세스(14)가 형성되는 시점에서 마스크패턴(13)은 소실된다.
도 2는 종래기술에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2를 참조하면, 소자분리막에 접하는 액티브 영역의 끝단에 첨점(Ｈ)이 형성된다.
상기한 종래기술은 플라나 게이트(Planar Gate)보다 채널길이가 길고, 리프레시 특성이 향상되었지만, 반도체 소자가 더욱 작아짐에 따라 패턴은 미세해지고, 소자와 소자 사이가 가까워짐에 따라 더욱 채널 간의 길이를 넓힐 필요가 있다.
또한, 상기한 종래기술은 리세스형성 후 소자분리막에 접하는 액티브 영역의 에지에 첨점(Horn)이 형성되 전하가 몰리는 특성이 있어 누설전류(Leakage)가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 첨점을 제거하면서, 채널길이를 늘리는 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기 판 상에 리세스 예정지역을 노출시킨 마스크패턴을 형성하는 단계, 상기 마스크패턴을 식각마스크로 상기 반도체 기판을 식각하여 제1리세스를 형성하는 단계, 상기 제1리세스를 포함하는 반도체 기판의 전면에 스페이서를 형성하는 단계, 상기 스페이서및 마스크패턴을 식각배리어로 하여 상기 제1리세스 아래의 반도체 기판을 식각하여 제2리세스를 형성하는 단계, 상기 제2리세스의 모양을 라운드형태로 바꾸는 사이드 산화막을 형성하는 단계, 상기 스페이서와 사이드 산화막을 제거하는 단계, 상기 제1 및 제2리세스로 이루어진 리세스 상에 게이트패턴을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(21)에 STI공정을 통해 소자분리막(22)을 형성한다. 여기서, 상기 소자분리막(22)은 활성영역을 정의하기 위한 것으로, 적어도 3000Å의 깊이로 형성한다.
이를 위해, 반도체 기판(21)의 소정영역을 식각하여 트렌치를 형성한다. 상기 트렌치에 절연막을 매립하고, 화학적기계적연마(Chemical Mechanical Polishing:CMP)로 분리하여 형성한다.
이어서, 소자분리막(22) 상에 희생산화막(23a)를 형성한다. 이때, 희생산화막(23a)은 소자분리막 공정시 사용된 패드산화막일 수 있다.
다음으로, 희생산화막(23a) 상에 하드마스크(23b)를 형성한다. 여기서, 하드마스크(23b)는 후속 반도체 기판(21)을 식각시 감광막(24)의 마진을 확보하기 위한 하드마스크로 사용하기 위한 것으로, 폴리실리콘으로 형성한다.
다음으로, 하드마스크(23b) 상에 감광막(24)을 형성하고, 노광 및 현상으로 패터닝한다. 패터닝된 감광막(24)을 식각마스크로 하드마스크(23b)와 희생산화막(23a)을 식각한다.
상기 하드마스크(23b)와 희생산화막(23a)을 후속 리세스 공정시 식각마스크로 사용할 마스크패턴(23)이라 한다.
도 3b에 도시된 바와 같이, 감광막(24)을 제거한다. 상기 감광막(24)은 산소플라즈마를 이용하여 제거한다.
이어서, 마스크패턴(23)을 식각마스크로 반도체 기판(21)의 소정부분을 식각하여 제1리세스(25)를 형성한다.
이때, 제1리세스(25)는 HBr과 Cl2가스가 혼합된 플라즈마로 식각하되, 400Å∼500Å의 깊이로 형성한다.
따라서, 제1리세스(25)는 HBr과 Cl2의 이방성 식각특성에 따라 식각모양이 수직형태를 갖는다.
도 3c에 도시된 바와 같이, 제1리세스(25)와 마스크패턴(23)의 표면을 산화시켜 스페이서산화막(26)을 형성한다.
여기서, 스페이서산화막(26)은 후속 제2리세스 식각시 식각배리어로 사용하기 위한 것으로, 열산화 공정으로 형성한다.
이를 위해, 퍼니스에서 800℃∼900℃의 온도로 O2를 불어 넣어 형성하는데, 산화막(26)이 40Å∼80Å의 두께가 되도록 형성한다. 이때, 제1리세스(25)는 반도체 기판이 실리콘이기 때문에 산화되고, 마스크패턴(23)은 하드마스크가 폴리실리콘이기 때문에 산화되어 실리콘옥사이드를 형성한다.
따라서, 제1리세스(25)의 측벽, 제1리세스 아래의 반도체 기판(21)과 마스크패턴(23)의 표면을 따라 산화막이 형성된다.
도 3d에 도시된 바와 같이, 마스크패턴(23)과 산화막(26)을 식각마스크로 제1리세스(26) 아래의 반도체 기판(21)을 식각하여 제2리세스(27)를 형성한다.
여기서, 제2리세스(27)의 형성을 위해, HBr과 Cl2가 혼합된 플라즈마를 사용하여 식각한다. 이때, 제2리세스는 측벽이 수직모양의 프로파일을 갖는다.
따라서, 산화막(26)으로 인해 제1리세스(25)의 측벽은 식각이 되지 않으면서 제1리세스 아래의 반도체 기판(21)만 식각이 진행되어 산화막이 형성된 부분과 안된 부분으로 나뉘게 된다.
제2리세스(27)가 형성되는 시점에서, 하드마스크(23b)의 일부가 소실되고, 스페이서산화막은 마스크패턴과 제1리세스의 측벽에만 잔류한다(26a).
도 3e에 도시된 바와 같이, 제2리세스(27)의 모양을 라운드로 형성하는 사이드 산화막(28a)을 형성한다.
상기 제2리세스의 표면에 형성되는 사이드 산화막(28a)은 열산화 공정으로 퍼니스에서 실시한다.
이를 위해, 1200℃∼1600℃의 온도로 O2를 불어 넣어 진행하되, 150Å∼300Å의 두께가 되도록 형성한다.
제2리세스(27)의 표면에 형성되는 사이드 산화막(28a)은 제1리세스(25)의 표면에 형성한 스페이서산화막(26)과 같이 퍼니스에서 열산화 공정으로 실시하지만, 제1리세스(25)를 형성할때와 온도를 달리하여 고온으로 실시함으로써 제1리세스(25)의 수직한 스페이서산화막(26)과는 달리 라운드진 형태의 산화막(28a)이 된다.
제2리세스(27)에 사이드 산화막(28a)가 형성되는 시점에서, 하드마스크(23b)의 표면이 산화되어 산화막(28b)가 형성되고, 스페이서 산화막(26b)이 잔류하는 마스크패턴(23)과 제1리세스(25)의 표면은 거의 산화되지 않는다.
따라서, 제2리세스(27)는 사이드 산화막(28a)의 형성으로, 제1리세스(25)보다 폭이 크고 라운드진 형태의 프로파일(27a)을 갖는다. 그리고, 제1리세스(25)와 제2리세스(27a)로 이루어진 리세스는 종래의 'Ｕ'자형 리세스보다 채널길이가 늘어난 플라스크형 리세스를 형성한다.
또한, 제2리세스(27a)를 제1리세스(25)보다 폭이 크고 라운드지도록 형성하여 소자분리막에 접하는 액티브 영역의 끝단에 생기는 첨점(Horn)의 형성이 방지된 다.
도 3f에 도시된 바와 같이, 습식 세정공정으로 잔류하는 스페이서산화막(26a)와 제2리세스의 표면에 형성된 사이드 산화막(28a), 마스크패턴(23)에 형성된 산화막(28b)을 제거한다.
습식 세정공정은 HF로 실시하되, 물과 HF의 비율을 15:1∼25:1의 비율로 실시하고, 30∼45초동안 실시한다.
이어서, 잔류하는 하드마스크(23b)와 희생산화막(23a)를 제거한다.
다음으로, 라운딩공정을 실시한다. 라운딩공정은 리세스의 탑코너를 라운딩시키기 위한 것으로, CF4와 O2의 혼합가스로 대미지층(DAMAGED LAYER)을 식각하는 LET공정을 실시한다.
따라서, 리세스(25,27a)의 탑코너가 라운딩되어, 누설전류의 스트레스 포인트를 제거하므로 리프레시특성이 개선된다.
도 3g에 도시된 바와 같이, 제1리세스(25)와 제2리세스(27a)로 이루어진 리세스를 포함한 반도체 기판 상에 게이트절연막(29)을 형성한다.
이어서, 게이트절연막(29) 상에 리세스(25, 27a)에 일부가 매립되고, 나머지는 반도체 기판(21)의 상부로 노출된 게이트패턴(30)을 형성한다.
게이트패턴(30)은 게이트전극(30a)과 게이트하드마스크(30b)가 순차적으로 적층된 구조를 갖는다. 여기서, 게이트전극(30a)은 폴리실리콘과 WSix가 적층된 구조로 형성하고, 게이트하드마스크(30b)는 Si3N4로 형성한다.
도 4와 도 5는 종래기술과 본 발명의 리세스 프로파일을 비교하기 위한 단면도이다.
도 4을 참조하면, 종래에는 'Ｕ'자형 리세스 프로파일로 d1의 채널길이를 갖고, 리세스의 탑코너(40)에 스트레스 포인트가 형성된 것을 볼 수 있다.
도 5를 참조하면, 본 발명의 바람직한 실시예에 따른 플라스크형 리세스 프로파일은 d2의 채널길이를 갖고, 리세스의 탑코너(50)가 라운딩 되어 있는 것을 볼 수 있다.
여기서, d2는 d1보다 더 길다. 이는 d2가 플라스크형 리세스 프로파일을 갖기 때문에 d1의 'Ｕ'자형 프로파일에 비해 라운드진 만큼 채널길이가 늘어났기 때문이다.
상기한 본 발명은, 사이드 산화막으로 리세스를 라운드진 프로파일을 갖는 플라스크형 리세스를 형성하여 채널길이를 증가시킴과 동시에 첨점의 형성을 방지하고, 라운딩 공정을 실시하여 리세스 탑코너의 스트레스 포인트를 없애서 누설전류를 방지할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법은 채널면적을 증가시켜 문턱전압이 높이지고, 이로인해 항복전합특성이 좋아지며, 라운딩 공정으로 리프레시 특성이 향상되는 효과가 있다.

Claims (12)

  1. 반도체 기판 상에 리세스 예정지역을 노출시킨 마스크패턴을 형성하는 단계;
    상기 마스크패턴을 식각마스크로 상기 반도체 기판을 식각하여 제1리세스를 형성하는 단계;
    상기 제1리세스를 포함하는 반도체 기판의 전면에 스페이서를 형성하는 단계;
    상기 스페이서및 마스크패턴을 식각배리어로 하여 상기 제1리세스 아래의 반도체 기판을 식각하여 제2리세스를 형성하는 단계;
    상기 제2리세스의 모양을 라운드형태로 바꾸는 사이드 산화막을 형성하는 단계;
    상기 스페이서와 사이드 산화막을 제거하는 단계; 및
    상기 제1 및 제2리세스로 이루어진 리세스 상에 게이트패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 사이드 산화막을 형성하는 단계는,
    퍼니스에서 1200℃∼1600℃의 온도로 O2를 불어넣어 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 사이드 산화막은 150Å∼300Å의 두께가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 스페이서는,
    상기 제1리세스와 상기 마스크패턴의 표면을 산화시켜 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 스페이서를 형성하는 단계는,
    퍼니스에서 800℃∼900℃의 온도로 O2를 불어 넣어 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제5항에 있어서,
    상기 스페이서는 40Å∼80Å의 두께가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 마스크패턴은 산화막과 폴리실리콘 하드마스크로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 제1리세스는,
    400Å∼500Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    제1리세스는,
    HBr과 Cl2로 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제1항에 있어서,
    상기 리세스는 플라스크형 리세스인 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 스페이서와 사이드 산화막을 제거하는 단계는,
    세정공정을 실시하되, HF로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제11항에 있어서,
    상기 세정공정은,
    물과 HF의 비율을 15:1∼25:1의 비율로 실시하되, 30∼45초동안 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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