KR100627518B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 활성 영역을 정의하는 소자 분리막을 포함하는 전체 표면 상부를 세정하여 소자 분리막의 높이를 활성 영역보다 낮춘 후, 리세스 게이트 영역을 형성하거나, 추가적으로 소프트 식각을 수행하여 활성 영역과 소자 분리 영역의 경계에 생기는 뿔 모양의 반도체 기판 프로파일을 개선함으로써 펀치-쓰루(Punch-through) 특성의 악화와 리프레쉬 특성의 열화를 방지하여 소자의 전기적 특성을 개선할 수 있는 기술이다.

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 내지 1b는 종래 기술에 따라 활성 영역과 소자 분리 영역의 경계에 생긴 뿔(horn) 모양의 반도체 기판 프로파일을 도시하는 단면들.
도 2a 내지 2c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 도면들.
도 3a 내지 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면들.
도 4a 내지 4b는 본 발명의 실시예에 따른 활성 영역과 소자 분리 영역의 경계에 생기는 뿔(horn) 모양의 반도체 기판 프로파일이 개선된 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 활성 영역을 정의하는 소자 분리막을 포함하는 전체 표면 상부를 세정하여 소자 분리막의 높이를 활성 영역보다 낮춘 후, 리세스 게이트 영역을 형성하거나, 추가적으로 소프트 식각을 수행하여 활성 영역과 소자 분리 영역의 경계에 생기는 뿔 모양의 반도체 기판 프로파일을 개선함으로써 펀치-쓰루(Punch-through) 특성의 악화와 리프레쉬 특성의 열화를 방지하여 소자의 전기적 특성을 개선할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
0.10 ㎛ 미만의 선폭을 갖는 반도체 소자의 제조시 게이트 채널 길이를 증가시키고 문턱전압(Vt) 특성을 개선하기 위하여 리세스 게이트를 이용하여 반도체 소자를 제조하고 있다.
도 1a 내지 1b를 참조하면, 리세스 게이트 형성시 활성 영역과 소자 분리 영역의 경계에 생기는 뿔(horn) 모양의 반도체 기판 프로파일을 도시한다.
도 2a 내지 2c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 패드 질화막(미도시)이 구비된 반도체 기판(10)의 소자 분리 영역으로 예정된 부분에 STI(shallow trench isolation) 공정을 수행하여 트렌치(미도시)를 형성한다. 이후, 소자 분리막으로 트렌치(미도시)를 매립하여 소자 분리 영역(20)을 형성한다.
다음으로, 전체 표면 상부에 평탄화 공정을 수행하고, 패드 질화막을 제거한다.
도 2b를 참조하면, 리세스 게이트를 형성하기 위해 저장 전극 콘택으로 예정된 부분 및 그 인접 영역의 반도체 기판(10)을 소정 두께 식각하여 리세스 게이트 영역을 형성한다.
도 2c를 참조하면, 활성 영역에 이온 주입 공정(30)을 수행하고, 전체 표면 상부를 세정한다.
다음으로, 전체 표면 상부에 게이트 산화막(미도시), 게이트 폴리실리콘층( 미도시), 게이트 실리사이드층(미도시) 및 하드 마스크층(미도시)을 형성하고 패터닝하여 게이트(미도시)를 형성한다.
그러나, 상술한 종래 기술에 따른 반도체 소자의 제조 방법에서 리세스 게이트 영역을 형성하기 위한 식각 공정시 소자 분리 영역의 소자 분리막과 반도체 기판 사이의 식각선택비 차이로 인하여 실리콘 뿔(horn) 모양의 반도체 기판 프로파일이 생긴다. 따라서, 반도체 소자의 펀치-쓰루(Punch-through) 특성이 악화되고 리프레쉬 특성이 열화 되는 문제점이 생긴다.
본 발명은 상기와 같은 문제점을 해결하기 위하여, 본 발명은 활성 영역을 정의하는 소자 분리막을 포함하는 전체 표면 상부를 세정하여 소자 분리막의 높이를 활성 영역보다 낮춘 후, 리세스 게이트 영역을 형성하거나, 추가적으로 소프트 식각을 수행하여 활성 영역과 소자 분리 영역의 경계에 생기는 뿔 모양의 반도체 기판 프로파일을 개선함으로써 펀치-쓰루(Punch-through) 특성의 악화와 리프레쉬 특성의 열화를 방지하여 소자의 전기적 특성을 개선할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 제조 방법은,
(a) 반도체 기판에 소자 분리막을 형성하여 활성 영역을 정의하는 단계와, (b) 소자 분리막을 포함하는 전체 표면 상부를 세정하되, 소자 분리막의 높이가 활성 영역보다 낮아지는 단계와, (c) 저장 전극 콘택 예정 부분과 이와 인접한 소정 부분의 반도체 기판을 소정 두께 식각하여 리세스 게이트 영역을 형성하는 단계와, (d) 리세스 게이트 영역을 포함하는 반도체 기판 상부에 게이트 산화막, 게이트 폴리실리콘층, 게이트 실리사이드층 및 하드 마스크층을 형성하고 패터닝하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
또 다른 본 발명에 따른 반도체 소자의 제조 방법은,
(a) 반도체 기판에 소자 분리막을 형성하여 활성 영역을 정의하는 단계와, (b) 저장 전극 콘택 예정 부분과 이와 인접한 소정 부분의 반도체 기판을 소정 두께 식각하여 리세스 게이트 영역을 형성하는 단계와, (c) 리세스 게이트 영역을 포함하는 전체 표면 상부를 세정하되, 소자 분리막의 높이가 활성 영역보다 낮아지는 단계와, (d) 전체 표면 상부에 소프트(soft) 식각공정을 수행하는 단계와, (e) 리세스 게이트 영역을 포함하는 반도체 기판 상부에 게이트 산화막, 게이트 폴리실리콘층, 게이트 실리사이드층 및 하드 마스크층을 형성하고 패터닝하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
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도 3a 내지 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 3a를 참조하면, 패드 질화막(미도시)을 구비한 반도체 기판(110) 상 소자 분리 영역으로 예정된 부분에 STI(shallow trench isolation) 공정을 수행하여 트렌치(미도시)를 형성한다. 이후, 소자 분리막으로 트렌치(미도시)를 매립하여 소자 분리 영역(120)을 형성한다.
다음으로, 전체 표면 상부에 평탄화 공정을 수행하고, 패드 질화막을 제거한다. 이때, 소자 분리 영역(120)의 높이는 활성 영역보다 크게 형성된다.
도 3b를 참조하면, 소자 분리 영역(120)을 포함하는 반도체 기판(110) 상부를 세정한다. 이후, 소자 분리 영역(120)의 높이는 활성 영역보다 낮아지게 된다. 한편, 세정 공정 전후 활성 영역에 이온을 주입하는 공정(130)을 추가하여 수행하는 것이 바람직하다.
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도 3c를 참조하면, 세정 공정 후에 리세스 게이트를 형성하기 위해서 저장 전극 콘택 예정 부분과 이와 인접한 소정 부분의 반도체 기판(110)을 소정 두께 식각하여 리세스 게이트 영역을 형성한다. 소자 분리 영역(120)의 높이가 활성 영역보다 낮아진 상태에서 리세스 게이트 영역을 위한 식각공정을 진행함으로써 활성 영역과 소자 분리 영역의 경계에서 생기는 뿔(horn) 모양의 반도체 기판 프로파일을 개선한다.
본 발명의 다른 실시 예에 따르면, 세정 공정 전에 리세스 게이트 영역을 형성하기 위한 식각공정을 수행할 수도 있다. 단, 이 경우에는 세정 공정 후 소프트(soft) 식각공정(140)을 추가 수행하여야 한다.
도 3d는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 3d를 참조하면, 리세스 게이트 영역을 형성한 후 전체 표면 상부를 세정하는 공정을 수행한다. 여기서, 소자 분리 영역의 높이는 활성 영역보다 낮아지게 된다.
다음으로, 활성 영역과 소자 분리 영역의 경계에 남아 있는 뿔(horn) 모양의 반도체 기판 프로파일을 제거하기 위해 전체 표면 상부에 소프트(soft) 식각공정140)을 추가 실시한다. 여기서, 소프트(soft) 식각공정(140)은 소자 분리막보다 반도체 기판의 식각선택비가 큰 것을 사용하여 수행하는 것이 바람직하다.
이후 공정은 알려진 반도체 소자의 제조 방법과 같이 리세스 게이트 영역을 포함하는 반도체 기판 상부에 게이트 산화막(미도시), 게이트 폴리실리콘층(미도시), 게이트 실리사이드층(미도시) 및 하드 마스크층(미도시)을 형성하고, 이들을 패터닝하여 게이트(미도시)를 형성한다.
도 4a 및 4b를 참조하면, 본 발명에 따른 반도체 소자 제조 방법을 사용하여 활성 영역과 소자 분리 영역에 생기는 뿔(horn) 모양의 반도체 기판 프로파일이 개선된 것을 볼 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 활성 영역을 정의하는 소자 분리막을 포함하는 전체 표면 상부를 세정하여 소자 분리막의 높이를 활성 영역보다 낮춘 후, 리세스 게이트 영역을 형성하거나, 추가적으로 소프트 식각을 수행하여 활성 영역과 소자 분리 영역의 경계에 생기는 뿔 모양의 반도체 기판 프로파일을 개선함으로써 펀치-쓰루(Punch-through) 특성의 악화와 리프레쉬 특성의 열화를 방지하여 소자의 전기적 특성을 개선할 수 있다. 따라서, 소자 개발 속도를 향상시킬 수 있고 공정 수율을 증가시킬 수 있는 효과가 있다.

Claims (5)

  1. (a) 반도체 기판에 소자 분리막을 형성하여 활성 영역을 정의하는 단계;
    (b) 상기 소자 분리막을 포함하는 전체 표면 상부를 세정하되, 상기 소자 분리막의 높이가 상기 활성 영역보다 낮아지는 단계;
    (c) 저장 전극 콘택 예정 부분과 이와 인접한 소정 부분의 상기 반도체 기판을 소정 두께 식각하여 리세스 게이트 영역을 형성하는 단계; 및
    (d) 상기 리세스 게이트 영역을 포함하는 상기 반도체 기판 상부에 게이트 산화막, 게이트 폴리실리콘층, 게이트 실리사이드층 및 하드 마스크층을 형성하고 패터닝하여 게이트를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 (b) 단계의 전 또는 후 단계에서 상기 활성 영역에 이온 주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. (a) 반도체 기판에 소자 분리막을 형성하여 활성 영역을 정의하는 단계;
    (b) 저장 전극 콘택 예정 부분과 이와 인접한 소정 부분의 상기 반도체 기판을 소정 두께 식각하여 리세스 게이트 영역을 형성하는 단계;
    (c) 상기 리세스 게이트 영역을 포함하는 전체 표면 상부를 세정하되, 상기 소자 분리막의 높이가 상기 활성 영역보다 낮아지는 단계;
    (d) 전체 표면 상부에 소프트(soft) 식각공정을 수행하는 단계; 및
    (e) 상기 리세스 게이트 영역을 포함하는 상기 반도체 기판 상부에 게이트 산화막, 게이트 폴리실리콘층, 게이트 실리사이드층 및 하드 마스크층을 형성하고 패터닝하여 게이트를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 (c) 단계의 전 또는 후 단계에서 상기 활성 영역에 이온 주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 3 항에 있어서,
    상기 (d) 단계의 소프트(soft) 식각공정은 상기 소자 분리막보다 상기 반도체 기판의 식각선택비가 더 큰 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20010061597A (ko) * 1999-12-28 2001-07-07 박종섭 트랜지스터 및 그의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000075301A (ko) * 1999-05-31 2000-12-15 김영환 반도체 소자의 트렌치형 소자 분리막 형성방법
KR20010061597A (ko) * 1999-12-28 2001-07-07 박종섭 트랜지스터 및 그의 제조 방법

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